TimeQuest Timing Analyzer report for atari5200core
Sun Dec 27 23:24:01 2015
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


---------------------
; Table of Contents ;
---------------------
  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Output Enable Times
 26. Minimum Output Enable Times
 27. Output Disable Times
 28. Minimum Output Disable Times
 29. Fast Model Setup Summary
 30. Fast Model Hold Summary
 31. Fast Model Recovery Summary
 32. Fast Model Removal Summary
 33. Fast Model Minimum Pulse Width Summary
 34. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 35. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 36. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 37. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 38. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 39. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 41. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'CLOCK_50'
 43. Setup Times
 44. Hold Times
 45. Clock to Output Times
 46. Minimum Clock to Output Times
 47. Output Enable Times
 48. Minimum Output Enable Times
 49. Output Disable Times
 50. Minimum Output Disable Times
 51. Multicorner Timing Analysis Summary
 52. Setup Times
 53. Hold Times
 54. Clock to Output Times
 55. Minimum Clock to Output Times
 56. Setup Transfers
 57. Hold Transfers
 58. Recovery Transfers
 59. Removal Transfers
 60. Report TCCS
 61. Report RSKM
 62. Unconstrained Paths
 63. TimeQuest Timing Analyzer Messages



----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
(including device programming or simulation files), and any 
associated documentation or information are expressly subject 
to the terms and conditions of the Altera Program License 
Subscription Agreement, Altera MegaCore Function License 
Agreement, or other applicable license agreement, including, 
without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
Altera or its authorized distributors.  Please refer to the 
applicable agreement for further details.



+----------------------------------------------------------------------------------------+
; TimeQuest Timing Analyzer Summary                                                      ;
+--------------------+-------------------------------------------------------------------+
; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari5200core                                                     ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
+--------------------+-------------------------------------------------------------------+


+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ; < 0.1%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+-------------------------------------------------------+
; SDC File List                                         ;
+-------------------+--------+--------------------------+
; SDC File Path     ; Status ; Read at                  ;
+-------------------+--------+--------------------------+
; atari5200core.sdc ; OK     ; Sun Dec 27 23:23:57 2015 ;
+-------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+-----------------------------------------------------------------------+
; Slow Model Fmax Summary                                               ;
+------------+-----------------+---------------------------------+------+
; Fmax       ; Restricted Fmax ; Clock Name                      ; Note ;
+------------+-----------------+---------------------------------+------+
; 62.94 MHz  ; 62.94 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 172.71 MHz ; 172.71 MHz      ; pll|altpll_component|pll|clk[0] ;      ;
+------------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+----------------------------------------------------------+
; Slow Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -6.514 ; -666.396      ;
; pll|altpll_component|pll|clk[0] ; 2.905  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 10.293 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 4.747 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                                 ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -6.514 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 9.031      ;
; -6.491 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.999      ;
; -6.484 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 9.003      ;
; -6.467 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.975      ;
; -6.464 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.983      ;
; -6.449 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.966      ;
; -6.432 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.940      ;
; -6.423 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.930      ;
; -6.421 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.938      ;
; -6.408 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.916      ;
; -6.396 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.913      ;
; -6.390 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.907      ;
; -6.382 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.889      ;
; -6.381 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.888      ;
; -6.316 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.835      ;
; -6.283 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.800      ;
; -6.273 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.781      ;
; -6.266 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.774      ;
; -6.263 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.771      ;
; -6.246 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.754      ;
; -6.243 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.751      ;
; -6.232 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.740      ;
; -6.229 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.748      ;
; -6.219 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.735      ;
; -6.210 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.729      ;
; -6.209 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.728      ;
; -6.209 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.725      ;
; -6.208 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.727      ;
; -6.200 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.707      ;
; -6.199 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.715      ;
; -6.173 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.681      ;
; -6.172 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.689      ;
; -6.152 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.669      ;
; -6.151 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.670      ;
; -6.141 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.657      ;
; -6.135 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.654      ;
; -6.134 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.642      ;
; -6.131 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.638      ;
; -6.130 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.639      ;
; -6.121 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.637      ;
; -6.119 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.627      ;
; -6.117 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.633      ;
; -6.115 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.634      ;
; -6.092 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.599      ;
; -6.062 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.570      ;
; -6.055 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.562      ;
; -6.042 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.550      ;
; -6.038 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.545      ;
; -6.037 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.545      ;
; -6.028 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.544      ;
; -6.024 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.540      ;
; -6.021 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.530      ;
; -5.992 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.500      ;
; -5.989 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.498      ;
; -5.978 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.486      ;
; -5.972 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.479      ;
; -5.951 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.470      ;
; -5.949 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.458      ;
; -5.943 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.460      ;
; -5.942 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.449      ;
; -5.930 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.439      ;
; -5.920 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 8.430      ;
; -5.919 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.428      ;
; -5.918 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.425      ;
; -5.904 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.421      ;
; -5.904 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.423      ;
; -5.900 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 8.410      ;
; -5.892 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.411      ;
; -5.887 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.403      ;
; -5.882 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.391      ;
; -5.871 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 8.381      ;
; -5.863 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.371      ;
; -5.863 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.380      ;
; -5.832 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[1]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.102      ; 8.337      ;
; -5.829 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.348      ;
; -5.826 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.335      ;
; -5.825 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.334      ;
; -5.822 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 8.332      ;
; -5.818 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.325      ;
; -5.812 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.320      ;
; -5.800 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.308      ;
; -5.797 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.313      ;
; -5.794 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.310      ;
; -5.791 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.298      ;
; -5.791 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[1]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.102      ; 8.296      ;
; -5.788 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.296      ;
; -5.770 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.289      ;
; -5.769 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 8.286      ;
; -5.763 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 8.273      ;
; -5.759 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.266      ;
; -5.747 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.255      ;
; -5.740 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.248      ;
; -5.738 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.113      ; 8.254      ;
; -5.730 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.116      ; 8.249      ;
; -5.714 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[3]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 8.224      ;
; -5.712 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.221      ;
; -5.707 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.215      ;
; -5.704 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[29] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.102      ; 8.209      ;
; -5.695 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[20] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.203      ;
; -5.693 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.200      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                           ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.905 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.831      ;
; 2.953 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.783      ;
; 3.064 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.672      ;
; 3.110 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.626      ;
; 3.271 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.465      ;
; 3.320 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.416      ;
; 3.327 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.409      ;
; 3.417 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.304      ;
; 3.444 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.292      ;
; 3.453 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.268      ;
; 3.497 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.224      ;
; 3.533 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.188      ;
; 3.540 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.181      ;
; 3.548 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.188      ;
; 3.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.144      ;
; 3.613 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.108      ;
; 3.620 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.101      ;
; 3.657 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.064      ;
; 3.693 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.028      ;
; 3.695 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.041      ;
; 3.700 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.021      ;
; 3.700 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 5.021      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.704 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.026      ;
; 3.714 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.022      ;
; 3.737 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.984      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.740 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.990      ;
; 3.773 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.948      ;
; 3.780 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.941      ;
; 3.780 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.941      ;
; 3.811 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.925      ;
; 3.817 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.904      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.827 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.903      ;
; 3.845 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.891      ;
; 3.853 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.868      ;
; 3.859 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.877      ;
; 3.860 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.861      ;
; 3.860 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.861      ;
; 3.893 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.843      ;
; 3.897 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.824      ;
; 3.933 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.788      ;
; 3.934 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.787      ;
; 3.934 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.787      ;
; 3.934 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.787      ;
; 3.934 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.787      ;
; 3.934 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.787      ;
; 3.940 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.781      ;
; 3.940 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.781      ;
; 3.970 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.766      ;
; 3.970 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.751      ;
; 3.970 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.751      ;
; 3.970 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.751      ;
; 3.970 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.751      ;
; 3.970 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.751      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 3.987 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.743      ;
; 4.004 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.732      ;
; 4.016 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.720      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.701      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.701      ;
; 4.050 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.686      ;
; 4.057 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 4.664      ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.624 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.910      ;
; 0.624 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.909      ;
; 0.625 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.910      ;
; 0.626 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.911      ;
; 0.626 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.911      ;
; 0.627 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.912      ;
; 0.637 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.923      ;
; 0.699 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.985      ;
; 0.768 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.053      ;
; 0.769 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.054      ;
; 0.770 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.055      ;
; 0.770 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[24]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.055      ;
; 0.770 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.055      ;
; 0.771 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[30]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.056      ;
; 0.771 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.056      ;
; 0.772 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.057      ;
; 0.807 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.091      ;
; 0.808 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[22]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.092      ;
; 0.818 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[13]          ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.102      ;
; 0.840 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.126      ;
; 0.853 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.137      ;
; 0.864 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.148      ;
; 0.908 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[6]           ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.193      ;
; 0.922 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[7]           ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.207      ;
; 0.940 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[16]          ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.224      ;
; 0.951 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[29]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.235      ;
; 0.959 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[18]          ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.244      ;
; 0.963 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[17]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.248      ;
; 0.966 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.251      ;
; 0.968 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.254      ;
; 0.970 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.255      ;
; 0.972 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.257      ;
; 0.979 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.265      ;
; 0.979 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.265      ;
; 0.980 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.266      ;
; 0.980 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.266      ;
; 0.981 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.267      ;
; 0.981 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.267      ;
; 0.982 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.268      ;
; 0.985 ; sdram_statemachine:sdram_adaptor|request_sreg                 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.270      ;
; 0.993 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[19]          ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.277      ;
; 0.996 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.282      ;
; 1.002 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.286      ;
; 1.008 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.293      ;
; 1.008 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.293      ;
; 1.008 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.293      ;
; 1.008 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.292      ;
; 1.009 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.294      ;
; 1.016 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.302      ;
; 1.018 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.304      ;
; 1.019 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.305      ;
; 1.021 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.307      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.024 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.310      ;
; 1.033 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.319      ;
; 1.034 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.320      ;
; 1.040 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.326      ;
; 1.089 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.375      ;
; 1.090 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.376      ;
; 1.127 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.413      ;
; 1.128 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.414      ;
; 1.128 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.414      ;
; 1.129 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.415      ;
; 1.130 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.416      ;
; 1.135 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.418      ;
; 1.136 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.419      ;
; 1.138 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.422      ;
; 1.139 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.422      ;
; 1.141 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.424      ;
; 1.155 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.441      ;
; 1.180 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.466      ;
; 1.193 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.479      ;
; 1.198 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.486      ;
; 1.199 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.487      ;
; 1.200 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.488      ;
; 1.202 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.490      ;
; 1.205 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.489      ;
; 1.207 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.491      ;
; 1.209 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.493      ;
; 1.212 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.496      ;
; 1.213 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.497      ;
; 1.240 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.524      ;
; 1.242 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.014     ; 1.513      ;
; 1.244 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.014     ; 1.515      ;
; 1.246 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.014     ; 1.517      ;
; 1.247 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.533      ;
; 1.247 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.014     ; 1.518      ;
; 1.247 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.014     ; 1.518      ;
; 1.247 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.014     ; 1.518      ;
; 1.247 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.532      ;
; 1.263 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.547      ;
; 1.266 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.550      ;
; 1.269 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.553      ;
; 1.270 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.555      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                               ;
+-------+----------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                    ; To Node                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                           ; i2sslave:audio_codec_data|CLK_FAKE                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                         ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|refresh_fetch_reg                                       ; atari5200core:atari5200|antic:antic1|refresh_fetch_reg                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch                    ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_store_sp2                     ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_store_sp2                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[6]                                       ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[23]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[23]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                              ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]                ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]                ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]                ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]                ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]            ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]            ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]            ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]            ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg       ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[131]                                             ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[131]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                                     ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                         ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                         ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[7]                                               ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[7]                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[13]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[13]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[31]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[31]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[18]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[18]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[11]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[11]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                       ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_loadb2                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_loadb2                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[16]                                ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[16]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[15]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[15]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[23]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[23]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[22]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[22]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[14]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[14]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                                ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|vblank_reg                                              ; atari5200core:atari5200|antic:antic1|vblank_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|first_line_of_instruction_reg                           ; atari5200core:atari5200|antic:antic1|first_line_of_instruction_reg                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|vscrol_last_enabled_reg                                 ; atari5200core:atari5200|antic:antic1|vscrol_last_enabled_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]     ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                            ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage      ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[4]                               ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[4]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[12]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[12]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[20]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[20]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[20]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[20]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[28]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[28]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[7]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[7]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[0]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[0]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[1]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[1]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[2]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[2]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[3]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[3]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[4]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[4]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
+-------+----------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                 ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 10.293 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[2]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.016      ; 7.152      ;
; 10.308 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[0]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.118      ;
; 10.308 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[3]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.118      ;
; 10.308 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.118      ;
; 10.308 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[7]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.118      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[0]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[1]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[2]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[3]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[4]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[5]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[6]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[7]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[8]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.779      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[9]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[10]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[11]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[12]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[13]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[14]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[15]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[16]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|busy                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[27]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[27]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[0]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[1]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[2]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[3]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[7]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[9]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[9]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[12]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.775      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[12]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[12]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.775      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[12]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|ss_n[0]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[21]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.779      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[7]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[6]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[3]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[2]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[1]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[0]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.776      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|state_reg[1]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.778      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqen_reg[5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.777      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|state_reg[0]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.778      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[2]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[2]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|command_reg                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.777      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|state_reg[2]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.778      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|state_reg[3]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.778      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[23]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[23]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[15]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[15]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[15]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.775      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[15]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.775      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[30]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.779      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[20]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[20]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[17]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[17]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.774      ;
; 10.644 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|mosi~en                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.773      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[17]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[18]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[19]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[20]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[21]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[22]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[23]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[24]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[25]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[26]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[27]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[28]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[29]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[30]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.780      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_clock_last_reg                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.784      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_bitcount_reg[0]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.784      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_bitcount_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.784      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_bitcount_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.784      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_bitcount_reg[1]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.784      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[1]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.786      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[2]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.786      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[0]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.786      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqen_reg[2]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.784      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqen_reg[1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.784      ;
; 10.645 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqen_reg[0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.784      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|clock_reg                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.785      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|clock_sync_reg                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.785      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|skctl_reg[3]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 6.789      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.785      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|skctl_reg[0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.790      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 6.786      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.785      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 6.786      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 6.786      ;
; 10.646 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 6.786      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                   ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[0]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.045      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.045      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.045      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.045      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.045      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.045      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[4]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.045      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|refresh_pending_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|refresh_fetch_reg                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.018      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.035      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.022      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.022      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[11]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.027      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|width_8bit_reg                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 5.037      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[0]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.018      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[15]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.022      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[23]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.022      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[22]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.022      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[14]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.022      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.022      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[3]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.018      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.046      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[2]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 5.052      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_final_row_reg[3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 5.052      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[6]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_final_row_reg[2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[8]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.041      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vblank_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.027      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_type_reg[2]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|first_line_of_instruction_reg                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.029      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 5.052      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vscrol_enabled_reg                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vscrol_last_enabled_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.049      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vscrol_raw_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.018      ; 5.051      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.050      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.049      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.049      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.049      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.049      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[21][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.048      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[20][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.048      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[19][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.048      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[18][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.048      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[17][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.048      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[16][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.046      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[15][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.046      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[14][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[13][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[12][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[11][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[10][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[9][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[8][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[7][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.046      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[6][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.046      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[5][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.046      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[4][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.046      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[3][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.047      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[2][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.049      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[1][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.049      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[0][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.049      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.018      ; 5.051      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vscrol_raw_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
; 4.747 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.039      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.493 ; 7.493 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.092 ; 7.092 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.488 ; 7.488 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 6.910 ; 6.910 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 6.970 ; 6.970 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 6.936 ; 6.936 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 6.760 ; 6.760 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 6.945 ; 6.945 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 6.887 ; 6.887 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.493 ; 7.493 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.837 ; 6.837 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.890 ; 6.890 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.272 ; 7.272 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 7.098 ; 7.098 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.045 ; 7.045 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.000 ; 7.000 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.097 ; 7.097 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 6.615 ; 6.615 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.615 ; 6.615 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 8.219 ; 8.219 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 7.658 ; 7.658 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 7.740 ; 7.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 7.851 ; 7.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 7.712 ; 7.712 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 8.219 ; 8.219 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 7.562 ; 7.562 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 7.945 ; 7.945 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 7.832 ; 7.832 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 7.736 ; 7.736 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.987 ; 6.987 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.788 ; 6.788 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.610 ; 8.610 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 7.181 ; 7.181 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 6.965 ; 6.965 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.068 ; 7.068 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.879 ; 8.879 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.499 ; 8.499 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.747 ; 8.747 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.849 ; 8.849 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.856 ; 8.856 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 8.457 ; 8.457 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 8.746 ; 8.746 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 8.648 ; 8.648 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 8.786 ; 8.786 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.638 ; 8.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.788 ; 8.788 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.829 ; 8.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.797 ; 8.797 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.283 ; 8.283 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.565 ; 8.565 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.761 ; 8.761 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.879 ; 8.879 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 4.975 ; 4.975 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 4.975 ; 4.975 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 4.174 ; 4.174 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.350 ; 4.350 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.181 ; 7.181 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -5.909 ; -5.909 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -6.321 ; -6.321 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -6.471 ; -6.471 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -6.351 ; -6.351 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -6.591 ; -6.591 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -6.566 ; -6.566 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -6.253 ; -6.253 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -6.641 ; -6.641 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -6.626 ; -6.626 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.351 ; -6.351 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.251 ; -6.251 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -6.399 ; -6.399 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.432 ; -6.432 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.309 ; -6.309 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -6.235 ; -6.235 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -6.264 ; -6.264 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -5.909 ; -5.909 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -6.367 ; -6.367 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -6.367 ; -6.367 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -6.540 ; -6.540 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -7.410 ; -7.410 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -7.492 ; -7.492 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -7.603 ; -7.603 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -7.464 ; -7.464 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -7.971 ; -7.971 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -7.314 ; -7.314 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -7.697 ; -7.697 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -7.584 ; -7.584 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -7.488 ; -7.488 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -6.739 ; -6.739 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -6.540 ; -6.540 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -7.220 ; -7.220 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -6.933 ; -6.933 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -6.717 ; -6.717 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -6.820 ; -6.820 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.148 ; -4.148 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.355 ; -5.355 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -4.892 ; -4.892 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -4.524 ; -4.524 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -4.261 ; -4.261 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.524 ; -5.524 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -4.502 ; -4.502 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -4.148 ; -4.148 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -4.535 ; -4.535 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -5.494 ; -5.494 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -4.933 ; -4.933 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -4.504 ; -4.504 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -4.202 ; -4.202 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -5.350 ; -5.350 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -4.321 ; -4.321 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -4.261 ; -4.261 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -4.628 ; -4.628 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -2.889 ; -2.889 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -4.486 ; -4.486 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -2.889 ; -2.889 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -3.112 ; -3.112 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -6.933 ; -6.933 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.658  ; 4.658  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.421  ; 4.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.430  ; 4.430  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.302  ; 4.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.279  ; 4.279  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.658  ; 4.658  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.651  ; 4.651  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.412  ; 4.412  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.428  ; 4.428  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.386  ; 4.386  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.406  ; 4.406  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.915  ; 4.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.401  ; 4.401  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.374  ; 4.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.751  ; 4.751  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.312  ; 4.312  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.655  ; 4.655  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.688  ; 4.688  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.660  ; 4.660  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 4.694  ; 4.694  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 4.687  ; 4.687  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.698  ; 4.698  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.751  ; 4.751  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.426  ; 4.426  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.432  ; 4.432  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.286  ; 4.286  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.292  ; 4.292  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.324  ; 4.324  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.295  ; 4.295  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.444  ; 4.444  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.372  ; 4.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.747  ; 4.747  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.042  ; 4.042  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.601  ; 6.601  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.601  ; 6.601  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.749  ; 8.749  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.483  ; 7.483  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.246  ; 8.246  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 8.749  ; 8.749  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.963  ; 7.963  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.000  ; 7.000  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.366  ; 7.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.348  ; 7.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.348  ; 7.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.466  ; 4.466  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.473  ; 4.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.915  ; 4.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.647  ; 4.647  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 5.444  ; 5.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 12.153 ; 12.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.557  ; 8.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 9.014  ; 9.014  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.385  ; 8.385  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 8.484  ; 8.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 9.689  ; 9.689  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 10.120 ; 10.120 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 8.736  ; 8.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.871  ; 8.871  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.435  ; 8.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 8.806  ; 8.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 8.994  ; 8.994  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 9.129  ; 9.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 8.251  ; 8.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 7.794  ; 7.794  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 8.280  ; 8.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 11.824 ; 11.824 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 12.153 ; 12.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 9.547  ; 9.547  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.059  ; 5.059  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.188  ; 4.188  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.197  ; 4.197  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.166  ; 4.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.465  ; 4.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.564  ; 4.564  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.494  ; 4.494  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.501  ; 4.501  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.696  ; 4.696  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.702  ; 4.702  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.227  ; 4.227  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.682  ; 4.682  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.059  ; 5.059  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.484  ; 4.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.496  ; 4.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.828  ; 8.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.675  ; 4.675  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 8.818  ; 8.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.041  ; 5.041  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.571  ; 6.571  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.451  ; 4.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.436  ; 4.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.404  ; 4.404  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.451  ; 4.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.091  ; 4.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.766  ; 4.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.760  ; 4.760  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.171  ; 4.171  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.173  ; 4.173  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 4.766  ; 4.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 4.478  ; 4.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 4.736  ; 4.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.538  ; 4.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 4.696  ; 4.696  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.736  ; 4.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 4.704  ; 4.704  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.721  ; 4.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.279  ; 4.279  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.421  ; 4.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.430  ; 4.430  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.302  ; 4.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.279  ; 4.279  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.658  ; 4.658  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.651  ; 4.651  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.412  ; 4.412  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.428  ; 4.428  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.386  ; 4.386  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.406  ; 4.406  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.915  ; 4.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.401  ; 4.401  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.374  ; 4.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.286  ; 4.286  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.312  ; 4.312  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.655  ; 4.655  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.688  ; 4.688  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.660  ; 4.660  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 4.694  ; 4.694  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 4.687  ; 4.687  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.698  ; 4.698  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.751  ; 4.751  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.426  ; 4.426  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.432  ; 4.432  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.286  ; 4.286  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.292  ; 4.292  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.324  ; 4.324  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.295  ; 4.295  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.444  ; 4.444  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.372  ; 4.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.747  ; 4.747  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.042  ; 4.042  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.601  ; 6.601  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.601  ; 6.601  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 7.000  ; 7.000  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.332  ; 7.332  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 7.898  ; 7.898  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 8.681  ; 8.681  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.812  ; 7.812  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.000  ; 7.000  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.366  ; 7.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.348  ; 7.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.348  ; 7.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.466  ; 4.466  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.473  ; 4.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.915  ; 4.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.647  ; 4.647  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 5.444  ; 5.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 5.342  ; 5.342  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 6.662  ; 6.662  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 6.480  ; 6.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 6.755  ; 6.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 5.954  ; 5.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 5.754  ; 5.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 6.070  ; 6.070  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 6.120  ; 6.120  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 6.439  ; 6.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 6.170  ; 6.170  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 6.072  ; 6.072  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 6.080  ; 6.080  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 5.848  ; 5.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 5.342  ; 5.342  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 5.767  ; 5.767  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 5.599  ; 5.599  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 7.039  ; 7.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 7.369  ; 7.369  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 5.750  ; 5.750  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.188  ; 4.188  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.197  ; 4.197  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.166  ; 4.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.465  ; 4.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.564  ; 4.564  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.494  ; 4.494  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.501  ; 4.501  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.696  ; 4.696  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.702  ; 4.702  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.227  ; 4.227  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.682  ; 4.682  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.059  ; 5.059  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.484  ; 4.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.496  ; 4.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 6.083  ; 6.083  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.675  ; 4.675  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 6.073  ; 6.073  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.041  ; 5.041  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.571  ; 6.571  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.091  ; 4.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.436  ; 4.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.404  ; 4.404  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.451  ; 4.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.091  ; 4.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.171  ; 4.171  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.760  ; 4.760  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.171  ; 4.171  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.173  ; 4.173  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 4.766  ; 4.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 4.478  ; 4.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 4.538  ; 4.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.538  ; 4.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 4.696  ; 4.696  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.736  ; 4.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 4.704  ; 4.704  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.721  ; 4.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.345 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.345 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.359 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.359 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.374 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.344 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.384 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.384 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.360 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.360 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.355 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.355 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 5.052 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.373 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.416 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.426 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.408 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.418 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.412 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.412 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.707 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.717 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.388 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.388 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.373 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.375 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.395 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.383 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.396 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.639 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.345 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.345 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.359 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.359 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.374 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.344 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.384 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.384 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.360 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.360 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.355 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.355 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.990 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 5.052 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.373 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.416 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.426 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.408 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.418 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.412 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.412 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.707 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.717 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.388 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.388 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.373 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.375 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.395 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.383 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.396 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.639 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.345     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.345     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.359     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.359     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.374     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.344     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.384     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.384     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.360     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.360     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.355     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.355     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 5.052     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.373     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.416     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.426     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.408     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.418     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.412     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.412     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.707     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.717     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.388     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.388     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.373     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.375     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.395     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.383     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.396     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.639     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.345     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.345     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.359     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.359     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.374     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.344     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.384     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.384     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.360     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.360     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.355     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.355     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.990     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 5.052     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.373     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.416     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.426     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.408     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.418     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.412     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.412     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.707     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.717     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.388     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.388     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.373     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.375     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.395     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.383     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.396     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.639     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+----------------------------------------------------------+
; Fast Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -1.446 ; -112.204      ;
; pll|altpll_component|pll|clk[0] ; 6.576  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 13.913 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 2.420 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                                 ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -1.446 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.585      ;
; -1.436 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.575      ;
; -1.423 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.562      ;
; -1.404 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.536      ;
; -1.400 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.539      ;
; -1.396 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.528      ;
; -1.396 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.528      ;
; -1.391 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.523      ;
; -1.383 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.515      ;
; -1.375 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.516      ;
; -1.373 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.514      ;
; -1.365 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.506      ;
; -1.364 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.496      ;
; -1.351 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.483      ;
; -1.349 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.488      ;
; -1.347 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.485      ;
; -1.343 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.475      ;
; -1.341 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.473      ;
; -1.330 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.464      ;
; -1.329 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.461      ;
; -1.326 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.467      ;
; -1.321 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.453      ;
; -1.318 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.450      ;
; -1.318 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.459      ;
; -1.317 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.456      ;
; -1.310 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.442      ;
; -1.309 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.441      ;
; -1.305 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.446      ;
; -1.299 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.431      ;
; -1.297 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.438      ;
; -1.296 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.428      ;
; -1.295 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.436      ;
; -1.290 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.422      ;
; -1.286 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.418      ;
; -1.282 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.420      ;
; -1.272 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.410      ;
; -1.272 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.410      ;
; -1.270 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.411      ;
; -1.265 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.406      ;
; -1.264 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.396      ;
; -1.264 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.402      ;
; -1.263 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.401      ;
; -1.260 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.399      ;
; -1.255 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.393      ;
; -1.254 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.386      ;
; -1.252 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 3.385      ;
; -1.252 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.391      ;
; -1.251 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.383      ;
; -1.250 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.381      ;
; -1.244 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 3.377      ;
; -1.242 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.376      ;
; -1.242 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.380      ;
; -1.238 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 3.371      ;
; -1.236 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.368      ;
; -1.235 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.369      ;
; -1.232 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.366      ;
; -1.231 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[1]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.361      ;
; -1.228 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.360      ;
; -1.228 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.360      ;
; -1.226 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[1]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.356      ;
; -1.225 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.359      ;
; -1.223 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.364      ;
; -1.214 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.346      ;
; -1.213 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.347      ;
; -1.211 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.350      ;
; -1.206 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 3.339      ;
; -1.203 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.337      ;
; -1.203 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.337      ;
; -1.197 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[3]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.331      ;
; -1.194 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.328      ;
; -1.193 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.334      ;
; -1.186 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.320      ;
; -1.185 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.319      ;
; -1.184 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.322      ;
; -1.178 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.312      ;
; -1.175 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 3.308      ;
; -1.174 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.312      ;
; -1.172 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.304      ;
; -1.165 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 3.298      ;
; -1.164 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[20] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 3.297      ;
; -1.164 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.303      ;
; -1.161 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.293      ;
; -1.161 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.302      ;
; -1.161 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.302      ;
; -1.160 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.294      ;
; -1.159 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.298      ;
; -1.157 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 3.290      ;
; -1.155 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.289      ;
; -1.153 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.256     ; 3.294      ;
; -1.150 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.288      ;
; -1.149 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.288      ;
; -1.146 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.278      ;
; -1.145 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.276      ;
; -1.144 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[19] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.276      ;
; -1.144 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.276      ;
; -1.141 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.273      ;
; -1.140 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[29] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.270      ;
; -1.139 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[19] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.271      ;
; -1.138 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[29] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.268      ;
; -1.137 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[2]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.263     ; 3.271      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                           ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.576 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.153      ;
; 6.595 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.134      ;
; 6.635 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.094      ;
; 6.646 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 2.071      ;
; 6.657 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.072      ;
; 6.664 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 2.053      ;
; 6.681 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 2.036      ;
; 6.699 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 2.018      ;
; 6.715 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 2.002      ;
; 6.716 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 2.001      ;
; 6.718 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.011      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.004      ;
; 6.734 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.983      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.986      ;
; 6.740 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.989      ;
; 6.748 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.981      ;
; 6.750 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.967      ;
; 6.751 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.966      ;
; 6.769 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.948      ;
; 6.771 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.946      ;
; 6.777 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.952      ;
; 6.785 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.932      ;
; 6.786 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.931      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.789 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.935      ;
; 6.794 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.923      ;
; 6.794 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.923      ;
; 6.794 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.923      ;
; 6.794 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.923      ;
; 6.794 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.923      ;
; 6.794 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.923      ;
; 6.794 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.923      ;
; 6.803 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.926      ;
; 6.804 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.913      ;
; 6.806 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.911      ;
; 6.812 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.905      ;
; 6.812 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.905      ;
; 6.812 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.905      ;
; 6.812 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.905      ;
; 6.812 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.905      ;
; 6.812 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.905      ;
; 6.812 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.905      ;
; 6.820 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.897      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.876      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.845 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.879      ;
; 6.855 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.862      ;
; 6.858 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.871      ;
; 6.863 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.854      ;
; 6.863 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.854      ;
; 6.863 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.854      ;
; 6.863 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.854      ;
; 6.863 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.854      ;
; 6.863 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.854      ;
; 6.863 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.854      ;
; 6.876 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.841      ;
; 6.877 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.852      ;
; 6.888 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.841      ;
; 6.896 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.833      ;
; 6.907 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.822      ;
; 6.911 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 1.806      ;
; 6.915 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.814      ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.240 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.392      ;
; 0.241 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.393      ;
; 0.241 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.393      ;
; 0.241 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.393      ;
; 0.242 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.394      ;
; 0.242 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.394      ;
; 0.247 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.399      ;
; 0.279 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.431      ;
; 0.317 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.468      ;
; 0.320 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[22]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.471      ;
; 0.323 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.474      ;
; 0.324 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[13]          ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.475      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.478      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.478      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.478      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.478      ;
; 0.327 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.478      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[24]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.329 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[30]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.481      ;
; 0.331 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.483      ;
; 0.355 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[18]          ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.507      ;
; 0.356 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.508      ;
; 0.356 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.508      ;
; 0.357 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.509      ;
; 0.359 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[17]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.511      ;
; 0.361 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[16]          ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.512      ;
; 0.362 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.514      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.516      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.516      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.516      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.517      ;
; 0.366 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.518      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.520      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.520      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.520      ;
; 0.369 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.521      ;
; 0.370 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[19]          ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.521      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.524      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.524      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|request_sreg                 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.524      ;
; 0.375 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.527      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[6]           ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.528      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.529      ;
; 0.382 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.534      ;
; 0.382 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.534      ;
; 0.384 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.536      ;
; 0.384 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[7]           ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.536      ;
; 0.391 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.543      ;
; 0.405 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[29]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.556      ;
; 0.409 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.561      ;
; 0.410 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.562      ;
; 0.413 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.564      ;
; 0.415 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.567      ;
; 0.422 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.574      ;
; 0.423 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.575      ;
; 0.423 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.575      ;
; 0.424 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.576      ;
; 0.424 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.576      ;
; 0.428 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.578      ;
; 0.428 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.578      ;
; 0.428 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.579      ;
; 0.430 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.580      ;
; 0.432 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.582      ;
; 0.436 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.588      ;
; 0.439 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.591      ;
; 0.443 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.594      ;
; 0.444 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 0.597      ;
; 0.447 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.598      ;
; 0.448 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.599      ;
; 0.450 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.601      ;
; 0.453 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.604      ;
; 0.453 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.604      ;
; 0.454 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 0.608      ;
; 0.456 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.608      ;
; 0.456 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.608      ;
; 0.458 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 0.612      ;
; 0.460 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 0.614      ;
; 0.461 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 0.615      ;
; 0.494 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.646      ;
; 0.497 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[3]             ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.648      ;
; 0.502 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.654      ;
; 0.502 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.654      ;
; 0.502 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.654      ;
; 0.504 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.656      ;
; 0.505 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.505 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.010     ; 0.646      ;
; 0.505 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.656      ;
; 0.506 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.658      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                               ;
+-------+----------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                    ; To Node                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                           ; i2sslave:audio_codec_data|CLK_FAKE                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                         ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                           ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|refresh_fetch_reg                                       ; atari5200core:atari5200|antic:antic1|refresh_fetch_reg                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch                    ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_store_sp2                     ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_store_sp2                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[6]                                       ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[23]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[23]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                              ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]                ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]                ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]                ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]                ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]            ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]            ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]            ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]            ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg       ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[131]                                             ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[131]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                      ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                                     ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                         ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                         ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[7]                                               ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[7]                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[13]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[13]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[31]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[31]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[18]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[18]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[11]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[11]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                       ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                    ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_loadb2                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_loadb2                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[16]                                ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[16]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[15]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[15]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[23]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[23]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[22]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[22]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[14]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[14]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                                ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|vblank_reg                                              ; atari5200core:atari5200|antic:antic1|vblank_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|first_line_of_instruction_reg                           ; atari5200core:atari5200|antic:antic1|first_line_of_instruction_reg                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|vscrol_last_enabled_reg                                 ; atari5200core:atari5200|antic:antic1|vscrol_last_enabled_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]     ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                            ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage      ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                             ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[4]                               ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[4]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[12]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[12]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[20]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[20]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[20]                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[20]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[28]                              ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[28]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[7]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[7]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[0]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[0]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[1]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[1]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[2]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[2]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[3]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[3]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|audf0_reg[4]                                            ; atari5200core:atari5200|pokey:pokey1|audf0_reg[4]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+----------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                   ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 13.913 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[2]                                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.016      ; 3.526      ;
; 13.919 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[0]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.505      ;
; 13.919 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[3]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.505      ;
; 13.919 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.505      ;
; 13.919 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[7]                                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.505      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[0]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[1]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[2]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[3]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[4]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[5]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[6]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[7]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[9]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[10]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[11]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[12]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[13]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[14]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[15]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[16]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.353      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[17]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[18]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[19]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[20]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[21]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[22]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[23]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[24]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[25]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[26]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[27]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[28]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[29]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[30]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.359      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|skctl_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|skctl_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_64_div|enabled_out_reg                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[4]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[5]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|syncreset_enable_divider:enable_15_div|enabled_out_reg                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_clock_last_reg                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.364      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_bitcount_reg[0]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.364      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_bitcount_reg[3]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.364      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_bitcount_reg[2]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.364      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_bitcount_reg[1]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.364      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[3]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[5]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf2_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf2_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf3_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.371      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_clock_reg                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_clock_last_reg                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_full_reg                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[0]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[1]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[2]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[3]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[4]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[5]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[6]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[7]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[9]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_active_reg                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|skctl_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serial_out_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|twotone_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|sio_out_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.369      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[0]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[1]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[2]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[3]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[7]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[1]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.366      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[2]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.366      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[0]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.366      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[7]                                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[6]                                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[3]                                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[2]                                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[1]                                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[0]                                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.357      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqst_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqen_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.364      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqen_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.364      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|skctl_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.370      ;
; 14.062 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqen_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.364      ;
; 14.063 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[8]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.359      ;
; 14.063 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|clock_reg                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.364      ;
; 14.063 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|clock_sync_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.364      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                   ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[0]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.577      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.577      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.577      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[4]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.577      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.574      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.574      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.574      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.574      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|refresh_pending_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.574      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|refresh_fetch_reg                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.574      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 2.561      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.574      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.563      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.563      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[11]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.570      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|width_8bit_reg                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 2.576      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[0]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 2.561      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[15]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.563      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[23]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.563      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[22]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.563      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[14]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.563      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.563      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[3]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 2.561      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[2]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.586      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.589      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_final_row_reg[3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.589      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[6]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_final_row_reg[2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[8]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.579      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vblank_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.568      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_type_reg[2]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|first_line_of_instruction_reg                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.571      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.589      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vscrol_enabled_reg                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vscrol_last_enabled_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vscrol_raw_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 2.588      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 2.588      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 2.588      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 2.588      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 2.588      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 2.588      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 2.588      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[21][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.586      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[20][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.586      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[19][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.586      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[18][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.586      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[17][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.586      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[16][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[15][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[14][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[13][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[12][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[11][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[10][0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[9][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[8][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[7][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[6][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[5][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[4][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.584      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[3][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.585      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[2][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[1][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[0][0]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.587      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.589      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vscrol_raw_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
; 2.420 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.578      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~portb_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.185 ; 4.185 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 3.973 ; 3.973 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.142 ; 4.142 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 3.959 ; 3.959 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 3.981 ; 3.981 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 3.965 ; 3.965 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 3.932 ; 3.932 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.002 ; 4.002 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.000 ; 4.000 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.185 ; 4.185 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 3.905 ; 3.905 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 3.908 ; 3.908 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.091 ; 4.091 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.016 ; 4.016 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.980 ; 3.980 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.952 ; 3.952 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.007 ; 4.007 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 3.798 ; 3.798 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 3.798 ; 3.798 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.573 ; 4.573 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 4.286 ; 4.286 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 4.346 ; 4.346 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 4.431 ; 4.431 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 4.338 ; 4.338 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 4.573 ; 4.573 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 4.278 ; 4.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 4.487 ; 4.487 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 4.429 ; 4.429 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 4.377 ; 4.377 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 3.989 ; 3.989 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 3.941 ; 3.941 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 4.536 ; 4.536 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 4.066 ; 4.066 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 3.953 ; 3.953 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.046 ; 4.046 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 3.811 ; 3.811 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 3.661 ; 3.661 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 3.761 ; 3.761 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 3.738 ; 3.738 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 3.761 ; 3.761 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.655 ; 3.655 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.769 ; 3.769 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.765 ; 3.765 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.801 ; 3.801 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 3.708 ; 3.708 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 3.756 ; 3.756 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.730 ; 3.730 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 3.729 ; 3.729 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.593 ; 3.593 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.664 ; 3.664 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.788 ; 3.788 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 3.811 ; 3.811 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 2.409 ; 2.409 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 2.409 ; 2.409 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 2.082 ; 2.082 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 2.185 ; 2.185 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 4.073 ; 4.073 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.518 ; -3.518 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.672 ; -3.672 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.742 ; -3.742 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.707 ; -3.707 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.809 ; -3.809 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.802 ; -3.802 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.648 ; -3.648 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.830 ; -3.830 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.799 ; -3.799 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.699 ; -3.699 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.656 ; -3.656 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.703 ; -3.703 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.750 ; -3.750 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.668 ; -3.668 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.626 ; -3.626 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.645 ; -3.645 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.518 ; -3.518 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.678 ; -3.678 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.678 ; -3.678 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.821 ; -3.821 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -4.166 ; -4.166 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -4.226 ; -4.226 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -4.311 ; -4.311 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -4.218 ; -4.218 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -4.453 ; -4.453 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -4.158 ; -4.158 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -4.367 ; -4.367 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -4.309 ; -4.309 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -4.257 ; -4.257 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.869 ; -3.869 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.821 ; -3.821 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -3.986 ; -3.986 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.946 ; -3.946 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.833 ; -3.833 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -3.926 ; -3.926 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -2.018 ; -2.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.469 ; -2.469 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.303 ; -2.303 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -2.158 ; -2.158 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.050 ; -2.050 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.547 ; -2.547 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -2.191 ; -2.191 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -2.039 ; -2.039 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -2.189 ; -2.189 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.516 ; -2.516 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.298 ; -2.298 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -2.150 ; -2.150 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.018 ; -2.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -2.485 ; -2.485 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -2.086 ; -2.086 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -2.062 ; -2.062 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -2.199 ; -2.199 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.594 ; -1.594 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.205 ; -2.205 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.594 ; -1.594 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -1.706 ; -1.706 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.953 ; -3.953 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.775  ; 1.775  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.704  ; 1.704  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.692  ; 1.692  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.766  ; 1.766  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.753  ; 1.753  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.781  ; 1.781  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.744  ; 1.744  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.769  ; 1.769  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.021  ; 2.021  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.761  ; 1.761  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.741  ; 1.741  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.921  ; 1.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.725  ; 1.725  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.853  ; 1.853  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.879  ; 1.879  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.862  ; 1.862  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 1.885  ; 1.885  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 1.868  ; 1.868  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 1.921  ; 1.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.782  ; 1.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.786  ; 1.786  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.778  ; 1.778  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.783  ; 1.783  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.710  ; 1.710  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.726  ; 1.726  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.736  ; 1.736  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.620  ; 1.620  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.220  ; 2.220  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.748  ; 2.748  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.748  ; 2.748  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 3.509  ; 3.509  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.027  ; 3.027  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.318  ; 3.318  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.509  ; 3.509  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.241  ; 3.241  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.868  ; 2.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.002  ; 3.002  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.999  ; 2.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.999  ; 2.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.850  ; 1.850  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.995  ; 1.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.893  ; 1.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 4.733  ; 4.733  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.370  ; 3.370  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.563  ; 3.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.348  ; 3.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.465  ; 3.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.883  ; 3.883  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 3.945  ; 3.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.469  ; 3.469  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.484  ; 3.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.331  ; 3.331  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.573  ; 3.573  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.587  ; 3.587  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.649  ; 3.649  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.302  ; 3.302  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.104  ; 3.104  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.309  ; 3.309  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 4.733  ; 4.733  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.775  ; 3.775  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.763  ; 1.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.742  ; 1.742  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.860  ; 1.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.877  ; 1.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.905  ; 1.905  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.871  ; 1.871  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.928  ; 1.928  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.768  ; 1.768  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.858  ; 1.858  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.852  ; 1.852  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.490  ; 3.490  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.479  ; 3.479  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.718  ; 2.718  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 1.840  ; 1.840  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 1.804  ; 1.804  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 1.840  ; 1.840  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 1.672  ; 1.672  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 1.968  ; 1.968  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 1.965  ; 1.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 1.732  ; 1.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 1.736  ; 1.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 1.968  ; 1.968  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 1.857  ; 1.857  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 1.949  ; 1.949  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 1.889  ; 1.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 1.949  ; 1.949  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.692  ; 1.692  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.775  ; 1.775  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.704  ; 1.704  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.692  ; 1.692  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.766  ; 1.766  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.753  ; 1.753  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.781  ; 1.781  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.744  ; 1.744  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.769  ; 1.769  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.021  ; 2.021  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.761  ; 1.761  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.741  ; 1.741  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.725  ; 1.725  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.853  ; 1.853  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.879  ; 1.879  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.862  ; 1.862  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 1.885  ; 1.885  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 1.868  ; 1.868  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 1.921  ; 1.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.782  ; 1.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.786  ; 1.786  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.778  ; 1.778  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.783  ; 1.783  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.710  ; 1.710  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.726  ; 1.726  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.736  ; 1.736  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.620  ; 1.620  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.220  ; 2.220  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.748  ; 2.748  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.748  ; 2.748  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.868  ; 2.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.977  ; 2.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.195  ; 3.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.449  ; 3.449  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.189  ; 3.189  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.868  ; 2.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.002  ; 3.002  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.999  ; 2.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.999  ; 2.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.850  ; 1.850  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.995  ; 1.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.893  ; 1.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.269  ; 2.269  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 2.718  ; 2.718  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 2.687  ; 2.687  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.753  ; 2.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.516  ; 2.516  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 2.394  ; 2.394  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.519  ; 2.519  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.550  ; 2.550  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.674  ; 2.674  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.564  ; 2.564  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.563  ; 2.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.505  ; 2.505  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.438  ; 2.438  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.269  ; 2.269  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 2.369  ; 2.369  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 2.358  ; 2.358  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.835  ; 2.835  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 2.969  ; 2.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 2.391  ; 2.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.763  ; 1.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.742  ; 1.742  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.860  ; 1.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.877  ; 1.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.905  ; 1.905  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.871  ; 1.871  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.928  ; 1.928  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.768  ; 1.768  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.858  ; 1.858  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.852  ; 1.852  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.490  ; 2.490  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.479  ; 2.479  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.718  ; 2.718  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 1.672  ; 1.672  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 1.804  ; 1.804  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 1.840  ; 1.840  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 1.672  ; 1.672  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 1.732  ; 1.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 1.965  ; 1.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 1.732  ; 1.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 1.736  ; 1.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 1.968  ; 1.968  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 1.857  ; 1.857  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 1.889  ; 1.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 1.889  ; 1.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 1.949  ; 1.949  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.715 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.715 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.742 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.712 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.752 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.752 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.729 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.729 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 1.990 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.790 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.829 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.839 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.822 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.832 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 1.950 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.793 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.790 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.810 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.803 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.809 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.890 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.715 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.715 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.742 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.712 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.752 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.752 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.729 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.729 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.576 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 1.990 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.790 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.829 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.839 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.822 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.832 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 1.950 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.793 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.790 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.810 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.803 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.809 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.890 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.715     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.715     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.742     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.712     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.752     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.752     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.729     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.729     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 1.990     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.790     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.829     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.839     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.822     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.832     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 1.950     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.793     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.790     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.810     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.803     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.809     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.890     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.715     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.715     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.742     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.712     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.752     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.752     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.729     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.729     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.576     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 1.990     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.790     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.829     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.839     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.822     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.832     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 1.950     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.793     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.790     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.810     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.803     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.809     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.890     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+------------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                            ;
+----------------------------------+----------+-------+----------+---------+---------------------+
; Clock                            ; Setup    ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+----------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; -6.514   ; 0.215 ; 10.293   ; 2.420   ; 3.236               ;
;  CLOCK_50                        ; N/A      ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 2.905    ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; -6.514   ; 0.215 ; 10.293   ; 2.420   ; 6.131               ;
; Design-wide TNS                  ; -666.396 ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A      ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000    ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; -666.396 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+----------+-------+----------+---------+---------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.493 ; 7.493 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.092 ; 7.092 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.488 ; 7.488 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 6.910 ; 6.910 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 6.970 ; 6.970 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 6.936 ; 6.936 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 6.760 ; 6.760 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 6.945 ; 6.945 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 6.887 ; 6.887 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.493 ; 7.493 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.837 ; 6.837 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.890 ; 6.890 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.272 ; 7.272 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 7.098 ; 7.098 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.045 ; 7.045 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.000 ; 7.000 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.097 ; 7.097 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 6.615 ; 6.615 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.615 ; 6.615 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 8.219 ; 8.219 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 7.658 ; 7.658 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 7.740 ; 7.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 7.851 ; 7.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 7.712 ; 7.712 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 8.219 ; 8.219 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 7.562 ; 7.562 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 7.945 ; 7.945 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 7.832 ; 7.832 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 7.736 ; 7.736 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.987 ; 6.987 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.788 ; 6.788 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.610 ; 8.610 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 7.181 ; 7.181 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 6.965 ; 6.965 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.068 ; 7.068 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.879 ; 8.879 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.499 ; 8.499 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.747 ; 8.747 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.849 ; 8.849 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.856 ; 8.856 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 8.457 ; 8.457 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 8.746 ; 8.746 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 8.648 ; 8.648 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 8.786 ; 8.786 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.638 ; 8.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.788 ; 8.788 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.829 ; 8.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.797 ; 8.797 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.283 ; 8.283 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.565 ; 8.565 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.761 ; 8.761 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.879 ; 8.879 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 4.975 ; 4.975 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 4.975 ; 4.975 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 4.174 ; 4.174 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.350 ; 4.350 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.181 ; 7.181 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.518 ; -3.518 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.672 ; -3.672 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.742 ; -3.742 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.707 ; -3.707 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.809 ; -3.809 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.802 ; -3.802 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.648 ; -3.648 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.830 ; -3.830 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.799 ; -3.799 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.699 ; -3.699 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.656 ; -3.656 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.703 ; -3.703 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.750 ; -3.750 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.668 ; -3.668 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.626 ; -3.626 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.645 ; -3.645 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.518 ; -3.518 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.678 ; -3.678 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.678 ; -3.678 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.821 ; -3.821 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -4.166 ; -4.166 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -4.226 ; -4.226 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -4.311 ; -4.311 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -4.218 ; -4.218 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -4.453 ; -4.453 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -4.158 ; -4.158 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -4.367 ; -4.367 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -4.309 ; -4.309 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -4.257 ; -4.257 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.869 ; -3.869 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.821 ; -3.821 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -3.986 ; -3.986 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.946 ; -3.946 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.833 ; -3.833 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -3.926 ; -3.926 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -2.018 ; -2.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.469 ; -2.469 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.303 ; -2.303 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -2.158 ; -2.158 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.050 ; -2.050 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.547 ; -2.547 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -2.191 ; -2.191 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -2.039 ; -2.039 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -2.189 ; -2.189 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.516 ; -2.516 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.298 ; -2.298 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -2.150 ; -2.150 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.018 ; -2.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -2.485 ; -2.485 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -2.086 ; -2.086 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -2.062 ; -2.062 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -2.199 ; -2.199 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.594 ; -1.594 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.205 ; -2.205 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.594 ; -1.594 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -1.706 ; -1.706 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.953 ; -3.953 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.658  ; 4.658  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.421  ; 4.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.430  ; 4.430  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.302  ; 4.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.279  ; 4.279  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.658  ; 4.658  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.651  ; 4.651  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.412  ; 4.412  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.428  ; 4.428  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.386  ; 4.386  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.406  ; 4.406  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.915  ; 4.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.401  ; 4.401  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.374  ; 4.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.751  ; 4.751  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.312  ; 4.312  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.655  ; 4.655  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.688  ; 4.688  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.660  ; 4.660  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 4.694  ; 4.694  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 4.687  ; 4.687  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.698  ; 4.698  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.751  ; 4.751  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.426  ; 4.426  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.432  ; 4.432  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.286  ; 4.286  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.292  ; 4.292  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.324  ; 4.324  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.295  ; 4.295  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.444  ; 4.444  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.372  ; 4.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.747  ; 4.747  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.042  ; 4.042  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.601  ; 6.601  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.601  ; 6.601  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.749  ; 8.749  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.483  ; 7.483  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.246  ; 8.246  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 8.749  ; 8.749  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.963  ; 7.963  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.000  ; 7.000  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.366  ; 7.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.348  ; 7.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.348  ; 7.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.466  ; 4.466  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.473  ; 4.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.915  ; 4.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.647  ; 4.647  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 5.444  ; 5.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 12.153 ; 12.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.557  ; 8.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 9.014  ; 9.014  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.385  ; 8.385  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 8.484  ; 8.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 9.689  ; 9.689  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 10.120 ; 10.120 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 8.736  ; 8.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.871  ; 8.871  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.435  ; 8.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 8.806  ; 8.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 8.994  ; 8.994  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 9.129  ; 9.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 8.251  ; 8.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 7.794  ; 7.794  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 8.280  ; 8.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 11.824 ; 11.824 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 12.153 ; 12.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 9.547  ; 9.547  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.059  ; 5.059  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.188  ; 4.188  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.197  ; 4.197  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.166  ; 4.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.465  ; 4.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.564  ; 4.564  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.494  ; 4.494  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.501  ; 4.501  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.696  ; 4.696  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.702  ; 4.702  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.227  ; 4.227  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.682  ; 4.682  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.059  ; 5.059  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.484  ; 4.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.496  ; 4.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.828  ; 8.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.675  ; 4.675  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 8.818  ; 8.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.041  ; 5.041  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.571  ; 6.571  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.451  ; 4.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.436  ; 4.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.404  ; 4.404  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.451  ; 4.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.091  ; 4.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.766  ; 4.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.760  ; 4.760  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.171  ; 4.171  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.173  ; 4.173  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 4.766  ; 4.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 4.478  ; 4.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 4.736  ; 4.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.538  ; 4.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 4.696  ; 4.696  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.736  ; 4.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 4.704  ; 4.704  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.721  ; 4.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.692  ; 1.692  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.775  ; 1.775  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.704  ; 1.704  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.692  ; 1.692  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.766  ; 1.766  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.753  ; 1.753  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.781  ; 1.781  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.744  ; 1.744  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.769  ; 1.769  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.021  ; 2.021  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.761  ; 1.761  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.741  ; 1.741  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.725  ; 1.725  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.853  ; 1.853  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.879  ; 1.879  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.862  ; 1.862  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 1.885  ; 1.885  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 1.868  ; 1.868  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 1.921  ; 1.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.782  ; 1.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.786  ; 1.786  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.778  ; 1.778  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.783  ; 1.783  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.710  ; 1.710  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.726  ; 1.726  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.736  ; 1.736  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.620  ; 1.620  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.220  ; 2.220  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.748  ; 2.748  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.748  ; 2.748  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.868  ; 2.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.977  ; 2.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.195  ; 3.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.449  ; 3.449  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.189  ; 3.189  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.868  ; 2.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.002  ; 3.002  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.999  ; 2.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.999  ; 2.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.850  ; 1.850  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.995  ; 1.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.893  ; 1.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.269  ; 2.269  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 2.718  ; 2.718  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 2.687  ; 2.687  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.753  ; 2.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.516  ; 2.516  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 2.394  ; 2.394  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.519  ; 2.519  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.550  ; 2.550  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.674  ; 2.674  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.564  ; 2.564  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.563  ; 2.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.505  ; 2.505  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.438  ; 2.438  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.269  ; 2.269  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 2.369  ; 2.369  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 2.358  ; 2.358  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.835  ; 2.835  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 2.969  ; 2.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 2.391  ; 2.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.763  ; 1.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.742  ; 1.742  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.860  ; 1.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.877  ; 1.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.905  ; 1.905  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.871  ; 1.871  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.928  ; 1.928  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.768  ; 1.768  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.858  ; 1.858  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.852  ; 1.852  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.490  ; 2.490  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.479  ; 2.479  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.718  ; 2.718  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 1.672  ; 1.672  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 1.804  ; 1.804  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 1.840  ; 1.840  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 1.672  ; 1.672  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 1.732  ; 1.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 1.965  ; 1.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 1.732  ; 1.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 1.736  ; 1.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 1.968  ; 1.968  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 1.857  ; 1.857  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 1.889  ; 1.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 1.889  ; 1.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 1.949  ; 1.949  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 1.920  ; 1.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 1278     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 3311864  ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 1278     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 3311864  ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 5771     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 5771     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 38    ; 38   ;
; Unconstrained Input Port Paths  ; 89    ; 89   ;
; Unconstrained Output Ports      ; 106   ; 106  ;
; Unconstrained Output Port Paths ; 342   ; 342  ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Sun Dec 27 23:23:53 2015
Info: Command: quartus_sta atari5200core -c atari5200core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari5200core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -6.514
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -6.514      -666.396 pll|altpll_component|pll|clk[1] 
    Info (332119):     2.905         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 10.293
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    10.293         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 4.747
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     4.747         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -1.446
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -1.446      -112.204 pll|altpll_component|pll|clk[1] 
    Info (332119):     6.576         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 13.913
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    13.913         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 2.420
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     2.420         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 430 megabytes
    Info: Processing ended: Sun Dec 27 23:24:01 2015
    Info: Elapsed time: 00:00:08
    Info: Total CPU time (on all processors): 00:00:08


