TimeQuest Timing Analyzer report for atari800core
Sat Jul  4 15:05:10 2015
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Propagation Delay
 26. Minimum Propagation Delay
 27. Output Enable Times
 28. Minimum Output Enable Times
 29. Output Disable Times
 30. Minimum Output Disable Times
 31. Fast Model Setup Summary
 32. Fast Model Hold Summary
 33. Fast Model Recovery Summary
 34. Fast Model Removal Summary
 35. Fast Model Minimum Pulse Width Summary
 36. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 37. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 38. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 39. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 41. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 43. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 44. Fast Model Minimum Pulse Width: 'CLOCK_50'
 45. Setup Times
 46. Hold Times
 47. Clock to Output Times
 48. Minimum Clock to Output Times
 49. Propagation Delay
 50. Minimum Propagation Delay
 51. Output Enable Times
 52. Minimum Output Enable Times
 53. Output Disable Times
 54. Minimum Output Disable Times
 55. Multicorner Timing Analysis Summary
 56. Setup Times
 57. Hold Times
 58. Clock to Output Times
 59. Minimum Clock to Output Times
 60. Progagation Delay
 61. Minimum Progagation Delay
 62. Setup Transfers
 63. Hold Transfers
 64. Recovery Transfers
 65. Removal Transfers
 66. Report TCCS
 67. Report RSKM
 68. Unconstrained Paths
 69. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
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; TimeQuest Timing Analyzer Summary                                                      ;
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; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari800core                                                      ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
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+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ; < 0.1%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+------------------------------------------------------+
; SDC File List                                        ;
+------------------+--------+--------------------------+
; SDC File Path    ; Status ; Read at                  ;
+------------------+--------+--------------------------+
; atari800core.sdc ; OK     ; Sat Jul  4 15:05:04 2015 ;
+------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+-----------------------------------------------------------------------+
; Slow Model Fmax Summary                                               ;
+------------+-----------------+---------------------------------+------+
; Fmax       ; Restricted Fmax ; Clock Name                      ; Note ;
+------------+-----------------+---------------------------------+------+
; 57.59 MHz  ; 57.59 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 183.39 MHz ; 183.39 MHz      ; pll|altpll_component|pll|clk[0] ;      ;
+------------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+---------------------------------------------------------+
; Slow Model Setup Summary                                ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 0.028 ; 0.000         ;
; pll|altpll_component|pll|clk[0] ; 2.688 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 10.716 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 4.325 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                          ;
+-------+-------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                       ; To Node                                                               ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.028 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 17.398     ;
; 0.095 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 17.314     ;
; 0.095 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 17.314     ;
; 0.103 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[9]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.312     ;
; 0.103 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.312     ;
; 0.103 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[10]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.312     ;
; 0.114 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 17.312     ;
; 0.130 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 17.295     ;
; 0.180 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 17.244     ;
; 0.181 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 17.228     ;
; 0.181 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 17.228     ;
; 0.182 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 17.243     ;
; 0.186 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.243     ;
; 0.186 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.243     ;
; 0.186 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.243     ;
; 0.189 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[9]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.226     ;
; 0.189 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.226     ;
; 0.189 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[10]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.226     ;
; 0.197 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 17.211     ;
; 0.197 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 17.211     ;
; 0.205 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[9]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.209     ;
; 0.205 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.209     ;
; 0.205 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[10]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.209     ;
; 0.230 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 17.196     ;
; 0.247 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 17.160     ;
; 0.247 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 17.160     ;
; 0.249 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 17.159     ;
; 0.249 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 17.159     ;
; 0.255 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[9]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 17.158     ;
; 0.255 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 17.158     ;
; 0.255 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[10]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 17.158     ;
; 0.257 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[9]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.157     ;
; 0.257 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.157     ;
; 0.257 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[10]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.157     ;
; 0.267 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|pokey:\gen_stereo:pokey2|pot0_reg[3]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 17.160     ;
; 0.267 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|pokey:\gen_stereo:pokey2|pot0_reg[2]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 17.160     ;
; 0.272 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.157     ;
; 0.272 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.157     ;
; 0.272 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|antic:antic1|dma_address_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.157     ;
; 0.287 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                  ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 17.138     ;
; 0.288 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 17.140     ;
; 0.288 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 17.140     ;
; 0.288 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 17.140     ;
; 0.294 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 17.129     ;
; 0.297 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 17.112     ;
; 0.297 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 17.112     ;
; 0.305 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[9]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.110     ;
; 0.305 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.110     ;
; 0.305 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[10]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.110     ;
; 0.315 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[3]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 17.106     ;
; 0.315 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                                            ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 17.111     ;
; 0.319 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[4]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 17.098     ;
; 0.322 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|X[5]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 17.103     ;
; 0.322 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|X[6]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 17.103     ;
; 0.329 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[7]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 17.096     ;
; 0.336 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[3]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 17.085     ;
; 0.338 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 17.089     ;
; 0.338 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 17.089     ;
; 0.338 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 17.089     ;
; 0.340 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 17.088     ;
; 0.340 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 17.088     ;
; 0.340 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 17.088     ;
; 0.341 ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                                ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 17.084     ;
; 0.343 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.018     ; 17.068     ;
; 0.346 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|X[4]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 17.071     ;
; 0.348 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                             ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 17.082     ;
; 0.353 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|pokey:\gen_stereo:pokey2|pot0_reg[3]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 17.074     ;
; 0.353 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|pokey:\gen_stereo:pokey2|pot0_reg[2]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 17.074     ;
; 0.354 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                  ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 17.054     ;
; 0.354 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                  ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 17.054     ;
; 0.359 ; atari800core:atari800|antic:antic1|allow_real_dma_reg                                           ; atari800core:atari800|antic:antic1|dma_address_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 17.067     ;
; 0.362 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                  ; atari800core:atari800|antic:antic1|dma_address_reg[9]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.052     ;
; 0.362 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                  ; atari800core:atari800|antic:antic1|dma_address_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.052     ;
; 0.362 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                  ; atari800core:atari800|antic:antic1|dma_address_reg[10]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 17.052     ;
; 0.369 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|pot0_reg[3]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 17.057     ;
; 0.369 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|pot0_reg[2]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 17.057     ;
; 0.372 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|read_en_r                                 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[31]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 17.048     ;
; 0.380 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 17.043     ;
; 0.382 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                                            ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 17.027     ;
; 0.382 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                                            ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 17.027     ;
; 0.388 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.041     ;
; 0.388 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.041     ;
; 0.388 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.041     ;
; 0.390 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[1]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 17.026     ;
; 0.390 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 17.026     ;
; 0.390 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[12]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 17.026     ;
; 0.390 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                                            ; atari800core:atari800|antic:antic1|dma_address_reg[9]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.025     ;
; 0.390 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                                            ; atari800core:atari800|antic:antic1|dma_address_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.025     ;
; 0.390 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                                            ; atari800core:atari800|antic:antic1|dma_address_reg[10]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 17.025     ;
; 0.396 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 17.026     ;
; 0.401 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[3]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 17.020     ;
; 0.402 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.018     ; 17.009     ;
; 0.405 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[13]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 17.026     ;
; 0.405 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[11]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 17.026     ;
; 0.405 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[14]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 17.026     ;
; 0.405 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[15]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 17.026     ;
; 0.405 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[4]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 17.012     ;
; 0.408 ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                                ; atari800core:atari800|antic:antic1|dma_address_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 17.000     ;
; 0.408 ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                                ; atari800core:atari800|antic:antic1|dma_address_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 17.000     ;
; 0.408 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14]                            ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|X[5]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 17.017     ;
+-------+-------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.688 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.030     ; 6.015      ;
; 2.858 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.030     ; 5.845      ;
; 3.242 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.032     ; 5.459      ;
; 3.310 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 5.446      ;
; 3.409 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[0]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.021      ; 5.345      ;
; 3.409 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.021      ; 5.345      ;
; 3.412 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.032     ; 5.289      ;
; 3.424 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.308      ;
; 3.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.287      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[1]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.275      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[3]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.275      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[5]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.275      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[4]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.275      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[0]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.275      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[2]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.275      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[7]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.275      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[6]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.275      ;
; 3.496 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 5.260      ;
; 3.504 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.228      ;
; 3.525 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.207      ;
; 3.529 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.233      ;
; 3.529 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.233      ;
; 3.529 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.233      ;
; 3.529 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.233      ;
; 3.529 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.233      ;
; 3.529 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.233      ;
; 3.529 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.233      ;
; 3.584 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.148      ;
; 3.605 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.127      ;
; 3.636 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|addr_reg[0]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.021      ; 5.118      ;
; 3.636 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.021      ; 5.118      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.068      ;
; 3.685 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.047      ;
; 3.700 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.034      ;
; 3.715 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.047      ;
; 3.715 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.047      ;
; 3.715 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.047      ;
; 3.715 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.047      ;
; 3.715 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.047      ;
; 3.715 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.047      ;
; 3.715 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 5.047      ;
; 3.738 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.996      ;
; 3.746 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.988      ;
; 3.778 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.024     ; 4.931      ;
; 3.782 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.952      ;
; 3.821 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.913      ;
; 3.838 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.894      ;
; 3.839 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.032     ; 4.862      ;
; 3.846 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.862      ;
; 3.859 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.875      ;
; 3.859 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.873      ;
; 3.863 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.007     ; 4.863      ;
; 3.864 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.844      ;
; 3.867 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.867      ;
; 3.877 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.863      ;
; 3.903 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.831      ;
; 3.915 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.825      ;
; 3.918 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.814      ;
; 3.923 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.817      ;
; 3.926 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.782      ;
; 3.939 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.793      ;
; 3.943 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.007     ; 4.783      ;
; 3.944 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.764      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.781      ;
; 3.977 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.757      ;
; 3.990 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.718      ;
; 3.998 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.734      ;
; 4.006 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.702      ;
; 4.009 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.032     ; 4.692      ;
; 4.019 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.713      ;
; 4.023 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.007     ; 4.703      ;
; 4.024 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.684      ;
; 4.034 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.024     ; 4.675      ;
; 4.038 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.696      ;
; 4.060 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.672      ;
; 4.070 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.638      ;
; 4.073 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.024     ; 4.636      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|data_out_reg[1]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 4.680      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|data_out_reg[3]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 4.680      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|data_out_reg[5]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 4.680      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|data_out_reg[4]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 4.680      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|data_out_reg[0]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 4.680      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|data_out_reg[2]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 4.680      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|data_out_reg[7]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 4.680      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|data_out_reg[6]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 4.680      ;
; 4.078 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.654      ;
; 4.080 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[1]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 4.682      ;
; 4.080 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[3]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 4.682      ;
; 4.080 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[5]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 4.682      ;
; 4.080 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[4]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 4.682      ;
; 4.080 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[0]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 4.682      ;
; 4.080 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[2]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 4.682      ;
; 4.080 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[7]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 4.682      ;
; 4.080 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[6]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.029      ; 4.682      ;
; 4.086 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.622      ;
; 4.095 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.639      ;
; 4.098 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.636      ;
; 4.099 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.633      ;
; 4.103 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.007     ; 4.623      ;
; 4.104 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.025     ; 4.604      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.637 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.923      ;
; 0.772 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.057      ;
; 0.774 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.059      ;
; 0.861 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[20]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.145      ;
; 0.863 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.147      ;
; 0.962 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.247      ;
; 0.963 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.248      ;
; 0.966 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.251      ;
; 0.968 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.254      ;
; 0.978 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.264      ;
; 0.982 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.268      ;
; 0.983 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.269      ;
; 0.984 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.270      ;
; 0.984 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.270      ;
; 0.985 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.271      ;
; 0.985 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.271      ;
; 0.988 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.274      ;
; 0.989 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.275      ;
; 0.989 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.274      ;
; 0.993 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.279      ;
; 0.993 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.279      ;
; 1.003 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.287      ;
; 1.005 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.289      ;
; 1.009 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.294      ;
; 1.012 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.296      ;
; 1.018 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.304      ;
; 1.019 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.305      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.025 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.311      ;
; 1.038 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.324      ;
; 1.066 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.352      ;
; 1.156 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.435      ;
; 1.163 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.005     ; 1.443      ;
; 1.174 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.453      ;
; 1.181 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.460      ;
; 1.190 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.469      ;
; 1.201 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.487      ;
; 1.203 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.489      ;
; 1.203 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.487      ;
; 1.210 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.496      ;
; 1.212 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.498      ;
; 1.213 ; sdram_statemachine:sdram_adaptor|request_sreg                 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.498      ;
; 1.231 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.517      ;
; 1.231 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.517      ;
; 1.231 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.517      ;
; 1.231 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.517      ;
; 1.232 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.518      ;
; 1.233 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.519      ;
; 1.235 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.521      ;
; 1.236 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.522      ;
; 1.241 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[1]             ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.526      ;
; 1.250 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.535      ;
; 1.295 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.579      ;
; 1.304 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.007     ; 1.582      ;
; 1.305 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.584      ;
; 1.308 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.587      ;
; 1.337 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[30]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.616      ;
; 1.363 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.642      ;
; 1.367 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.007     ; 1.645      ;
; 1.385 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[3]             ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.670      ;
; 1.400 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.686      ;
; 1.413 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.699      ;
; 1.414 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.700      ;
; 1.415 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.701      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.698      ;
; 1.417 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.703      ;
; 1.420 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.706      ;
; 1.425 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.711      ;
; 1.425 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.711      ;
; 1.445 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.728      ;
; 1.445 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.728      ;
; 1.446 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.729      ;
; 1.448 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.008     ; 1.725      ;
; 1.449 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.731      ;
; 1.451 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.737      ;
; 1.452 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.738      ;
; 1.455 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.741      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.458 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.007     ; 1.736      ;
; 1.459 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[2]             ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.744      ;
; 1.478 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.007     ; 1.756      ;
; 1.480 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.766      ;
; 1.480 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[22]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.763      ;
; 1.485 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[1]           ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.770      ;
; 1.489 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.773      ;
; 1.493 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.776      ;
; 1.494 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.780      ;
; 1.495 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.781      ;
; 1.496 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.782      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                   ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                              ; To Node                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|vblank_reg                                          ; atari800core:atari800|antic:antic1|vblank_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                   ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                          ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                        ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                     ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg     ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg  ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[372]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[372]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch              ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[90]                                         ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[90]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[16]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[16]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[370]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[370]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[13]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[13]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[1]                                          ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                   ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[19]                          ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[19]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                          ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[30]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[30]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[14]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[14]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_fetch                   ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_fetch                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[15]                                ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[15]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[11]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[11]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[19]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[19]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[21]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[21]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[13]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[13]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[20]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[20]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[12]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[12]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[28]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[28]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycle2           ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycle2           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[7]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[7]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[8]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[8]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                    ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[6]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[0]                                   ; atari800core:atari800|antic:antic1|dmactl_raw_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[1]                                   ; atari800core:atari800|antic:antic1|dmactl_raw_reg[1]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[6]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[6]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                           ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                              ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 10.716 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[21]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.712      ;
; 10.716 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.712      ;
; 10.716 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|width_8bit_reg                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.712      ;
; 10.716 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[22]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.712      ;
; 10.716 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[18]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.712      ;
; 10.716 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[19]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.712      ;
; 10.716 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[20]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.712      ;
; 10.716 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[17]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.712      ;
; 10.719 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[23]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.708      ;
; 10.719 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[22]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.708      ;
; 10.726 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[1]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.700      ;
; 10.726 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[2]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.700      ;
; 10.726 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[3]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.700      ;
; 10.726 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[4]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.700      ;
; 10.726 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[5]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.700      ;
; 10.726 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[6]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.700      ;
; 10.728 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.702      ;
; 10.734 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.696      ;
; 10.734 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[1]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.696      ;
; 10.734 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.696      ;
; 10.734 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[3]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.696      ;
; 10.734 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[4]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.696      ;
; 10.734 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[5]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.696      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[9]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[10]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[13]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[14]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[15]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[16]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[31]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[30]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[29]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[28]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.736 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[27]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.687      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[1]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[2]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[3]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[6]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[7]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|oldcpu_pending_reg                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.740 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.686      ;
; 10.870 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.559      ;
; 10.870 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[25]                                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.559      ;
; 10.870 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[8]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.559      ;
; 10.870 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[1]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.559      ;
; 10.872 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.557      ;
; 10.872 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.557      ;
; 10.872 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.557      ;
; 10.877 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.551      ;
; 10.890 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[0]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.543      ;
; 10.895 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[8]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 6.537      ;
; 10.895 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[10]                                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 6.537      ;
; 10.895 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[9]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 6.537      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[11] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[10] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.531      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[16]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.531      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[1]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.531      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[0]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.531      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[15]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.531      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[20]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqst_reg[2]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.532      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|memory_ready_reg                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.531      ;
; 10.897 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.531      ;
; 11.075 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vblank_reg                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.026     ; 6.328      ;
; 11.075 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vsync_reg                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.026     ; 6.328      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[1]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[2]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[5]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.026     ; 6.327      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[3]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.026     ; 6.327      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_direction_reg[5]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_output_reg[5]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_input_reg[5]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|serin_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.023     ; 6.330      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|irqst_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.023     ; 6.330      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_direction_reg[4]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_output_reg[4]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_input_reg[4]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|CA2_reg                                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|irqa_reg[0]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.027     ; 6.326      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dli_nmi_reg                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.025     ; 6.328      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[11][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.034     ; 6.319      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[10][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.034     ; 6.319      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[9][0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.034     ; 6.319      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[8][0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.034     ; 6.319      ;
; 11.076 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[7][0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.034     ; 6.319      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                       ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                          ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[7]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[2]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[1]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[5]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[4]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|character_reg[3]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|character_reg[2]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|character_reg[1]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|clock_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf2_reg[6]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf2_reg[1]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf2_reg[2]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf2_reg[3]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf2_reg[5]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf2_reg[7]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf0_reg[2]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf0_reg[5]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf0_reg[6]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf1_reg[6]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf1_reg[1]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|penv_reg[4]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|penh_reg[4]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vscrol_raw_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[21][2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[10][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[9][0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[8][0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[7][0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.595      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp3_delay|shift_reg[4][5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.604      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp3_delay|shift_reg[3][5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.604      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp3_delay|shift_reg[2][5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.604      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp3_delay|shift_reg[4][4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.604      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[2][6]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[1][6]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|hposm2_raw_reg[0]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 4.620      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[4][0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 4.605      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[1][0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.604      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[1][1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp2_delay|shift_reg[3][0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp2_delay|shift_reg[2][0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp2_delay|shift_reg[1][0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[4][6]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.604      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[3][6]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.604      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[2][6]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.604      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm0_delay|shift_reg[4][5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm0_delay|shift_reg[3][5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm0_delay|shift_reg[2][5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm0_delay|shift_reg[1][5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|hposm0_raw_reg[4]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 4.620      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[4][4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[3][4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[2][4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[1][4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[0][4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|sizem_raw_reg[2]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.594      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[3][2]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.594      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[2][2]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.594      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[1][2]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.594      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp1_delay|shift_reg[1][1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 4.602      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|penv_reg[3]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|penh_reg[3]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.596      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|chbase_raw_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[63][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[62][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[61][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[60][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[59][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[58][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[57][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[56][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[55][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[54][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[53][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[52][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[51][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[50][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 4.601      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[49][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[48][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[47][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[46][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[45][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[44][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[43][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[42][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[41][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[40][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[39][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
; 4.325 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[38][5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.600      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                                                                   ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a1~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a2~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a3~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a4~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a5~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a6~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a7~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg5                                             ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 8.403  ; 8.403  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.575  ; 7.575  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.239  ; 7.239  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 8.118  ; 8.118  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 8.094  ; 8.094  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 8.403  ; 8.403  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.865  ; 7.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.534  ; 7.534  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.933  ; 7.933  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.163  ; 7.163  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.031  ; 7.031  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.995  ; 6.995  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.122  ; 7.122  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 8.070  ; 8.070  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.718  ; 7.718  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.390  ; 7.390  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.242  ; 7.242  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 8.919  ; 8.919  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 8.919  ; 8.919  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 8.185  ; 8.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.363  ; 6.363  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 8.242  ; 8.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.980  ; 6.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.657  ; 6.657  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 7.315  ; 7.315  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 7.412  ; 7.412  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.811  ; 6.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 7.068  ; 7.068  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 7.006  ; 7.006  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 7.115  ; 7.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 7.076  ; 7.076  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 7.338  ; 7.338  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 7.546  ; 7.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.177  ; 6.177  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 7.480  ; 7.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 7.179  ; 7.179  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.552  ; 6.552  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]  ; CLOCK_50   ; 6.613  ; 6.613  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.929  ; 7.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]   ; CLOCK_50   ; 7.549  ; 7.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 7.505  ; 7.505  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 7.660  ; 7.660  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 7.767  ; 7.767  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 7.929  ; 7.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 7.372  ; 7.372  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 7.366  ; 7.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 7.736  ; 7.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 7.785  ; 7.785  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 7.020  ; 7.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.675  ; 8.675  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 6.973  ; 6.973  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.092  ; 7.092  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.184  ; 7.184  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 18.234 ; 18.234 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 16.266 ; 16.266 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 18.185 ; 18.185 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 17.674 ; 17.674 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 17.270 ; 17.270 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 17.620 ; 17.620 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 16.468 ; 16.468 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 17.526 ; 17.526 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 17.236 ; 17.236 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 16.599 ; 16.599 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 18.234 ; 18.234 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 17.928 ; 17.928 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 17.086 ; 17.086 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 17.940 ; 17.940 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 16.521 ; 16.521 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 16.699 ; 16.699 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 16.489 ; 16.489 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 16.139 ; 16.139 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 16.139 ; 16.139 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 3.671  ; 3.671  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 3.796  ; 3.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.087  ; 4.087  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 14.926 ; 14.926 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 14.686 ; 14.686 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 6.898  ; 6.898  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Hold Times                                                                                   ;
+--------------+------------+---------+---------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise    ; Fall    ; Clock Edge ; Clock Reference                 ;
+--------------+------------+---------+---------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -6.411  ; -6.411  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -7.060  ; -7.060  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -6.821  ; -6.821  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -7.476  ; -7.476  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -7.156  ; -7.156  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -7.305  ; -7.305  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -7.386  ; -7.386  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -7.045  ; -7.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -6.956  ; -6.956  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.518  ; -6.518  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.450  ; -6.450  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -6.742  ; -6.742  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.553  ; -6.553  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.411  ; -6.411  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -7.111  ; -7.111  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -6.882  ; -6.882  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -6.883  ; -6.883  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -5.929  ; -5.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; -7.633  ; -7.633  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -7.317  ; -7.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; -6.115  ; -6.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; -7.994  ; -7.994  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; -6.732  ; -6.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -6.409  ; -6.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; -7.067  ; -7.067  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -7.164  ; -7.164  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -6.563  ; -6.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -6.820  ; -6.820  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -6.758  ; -6.758  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -6.867  ; -6.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -6.828  ; -6.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; -7.090  ; -7.090  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; -7.298  ; -7.298  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; -5.929  ; -5.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; -7.232  ; -7.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; -6.931  ; -6.931  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -6.304  ; -6.304  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]  ; CLOCK_50   ; -6.365  ; -6.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -6.772  ; -6.772  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]   ; CLOCK_50   ; -7.301  ; -7.301  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -7.257  ; -7.257  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; -7.412  ; -7.412  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; -7.519  ; -7.519  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; -7.681  ; -7.681  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; -7.124  ; -7.124  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; -7.118  ; -7.118  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; -7.488  ; -7.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; -7.537  ; -7.537  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -6.772  ; -6.772  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -7.145  ; -7.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -6.725  ; -6.725  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -6.844  ; -6.844  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -6.936  ; -6.936  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -8.697  ; -8.697  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -10.202 ; -10.202 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -10.025 ; -10.025 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -9.912  ; -9.912  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -8.777  ; -8.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -10.472 ; -10.472 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -10.477 ; -10.477 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -10.876 ; -10.876 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -9.914  ; -9.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -8.991  ; -8.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -8.754  ; -8.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -10.307 ; -10.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -8.697  ; -8.697  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -9.389  ; -9.389  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -9.508  ; -9.508  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -9.893  ; -9.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -9.170  ; -9.170  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -2.365  ; -2.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -2.879  ; -2.879  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -3.033  ; -3.033  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -2.581  ; -2.581  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -3.135  ; -3.135  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -2.365  ; -2.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -7.044  ; -7.044  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -6.650  ; -6.650  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+---------+---------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.674  ; 5.674  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 6.541  ; 6.541  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.697  ; 5.697  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.877  ; 5.877  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.977  ; 5.977  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 5.563  ; 5.563  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.783  ; 5.783  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 5.921  ; 5.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 6.648  ; 6.648  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 5.864  ; 5.864  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 6.066  ; 6.066  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 6.172  ; 6.172  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 6.296  ; 6.296  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.779  ; 3.779  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.982  ; 5.982  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.899  ; 5.899  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.926  ; 5.926  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.959  ; 5.959  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.623  ; 5.623  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.982  ; 5.982  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.908  ; 5.908  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.950  ; 5.950  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.937  ; 5.937  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.911  ; 4.911  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.983  ; 4.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.885  ; 4.885  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.223  ; 5.223  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.397  ; 5.397  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.271  ; 5.271  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.256  ; 5.256  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.278  ; 5.278  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.987  ; 4.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 6.264  ; 6.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.588  ; 4.588  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 5.954  ; 5.954  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.807  ; 5.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 20.419 ; 20.419 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 6.733  ; 6.733  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]     ; CLOCK_50   ; 7.047  ; 7.047  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[4]     ; CLOCK_50   ; 6.823  ; 6.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 20.419 ; 20.419 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 6.890  ; 6.890  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]     ; CLOCK_50   ; 6.605  ; 6.605  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 7.528  ; 7.528  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 7.363  ; 7.363  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 7.627  ; 7.627  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 7.322  ; 7.322  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 6.991  ; 6.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 6.280  ; 6.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 7.056  ; 7.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 7.381  ; 7.381  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 6.641  ; 6.641  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.241  ; 5.241  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 6.399  ; 6.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 5.471  ; 5.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 5.569  ; 5.569  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 5.437  ; 5.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 6.136  ; 6.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 5.293  ; 5.293  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 5.989  ; 5.989  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 5.983  ; 5.983  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 5.859  ; 5.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 5.352  ; 5.352  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]     ; CLOCK_50   ; 6.042  ; 6.042  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]     ; CLOCK_50   ; 5.906  ; 5.906  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]     ; CLOCK_50   ; 5.394  ; 5.394  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]     ; CLOCK_50   ; 5.276  ; 5.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]    ; CLOCK_50   ; 5.561  ; 5.561  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]    ; CLOCK_50   ; 5.869  ; 5.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]    ; CLOCK_50   ; 5.557  ; 5.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]    ; CLOCK_50   ; 5.335  ; 5.335  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]    ; CLOCK_50   ; 6.136  ; 6.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]    ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]    ; CLOCK_50   ; 5.563  ; 5.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]    ; CLOCK_50   ; 5.823  ; 5.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]    ; CLOCK_50   ; 5.975  ; 5.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]    ; CLOCK_50   ; 5.575  ; 5.575  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 5.233  ; 5.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 5.240  ; 5.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 5.686  ; 5.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 5.705  ; 5.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 5.221  ; 5.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]    ; CLOCK_50   ; 5.190  ; 5.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.039  ; 6.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 5.178  ; 5.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 5.616  ; 5.616  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]    ; CLOCK_50   ; 5.788  ; 5.788  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.173  ; 4.173  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.185  ; 4.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 7.160  ; 7.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 5.198  ; 5.198  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 6.269  ; 6.269  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 7.160  ; 7.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 7.031  ; 7.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.809  ; 4.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.768  ; 4.768  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.760  ; 4.760  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 16.638 ; 16.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 10.477 ; 10.477 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 9.425  ; 9.425  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 9.652  ; 9.652  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.251  ; 9.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 9.684  ; 9.684  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 10.351 ; 10.351 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 12.171 ; 12.171 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.342  ; 8.342  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.474  ; 8.474  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 8.995  ; 8.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.784  ; 9.784  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 9.734  ; 9.734  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 8.664  ; 8.664  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 16.638 ; 16.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 16.307 ; 16.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 15.325 ; 15.325 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 15.923 ; 15.923 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 14.280 ; 14.280 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.007  ; 5.007  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.454  ; 4.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.456  ; 4.456  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.732  ; 4.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.778  ; 4.778  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.767  ; 4.767  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.432  ; 4.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.786  ; 4.786  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.700  ; 4.700  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.704  ; 4.704  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.417  ; 4.417  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.451  ; 4.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.450  ; 4.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.438  ; 4.438  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.428  ; 4.428  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.007  ; 5.007  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.695  ; 8.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 5.994  ; 5.994  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 9.236  ; 9.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 7.566  ; 7.566  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.191  ; 5.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 11.763 ; 11.763 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 10.719 ; 10.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 10.884 ; 10.884 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 10.547 ; 10.547 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 11.763 ; 11.763 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 10.640 ; 10.640 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 10.369 ; 10.369 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 10.244 ; 10.244 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 10.640 ; 10.640 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 10.336 ; 10.336 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.555  ; 6.555  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 11.454 ; 11.454 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 10.606 ; 10.606 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 10.540 ; 10.540 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 10.887 ; 10.887 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 11.454 ; 11.454 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.656  ; 5.656  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.674  ; 5.674  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 6.541  ; 6.541  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.697  ; 5.697  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.877  ; 5.877  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.977  ; 5.977  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 5.563  ; 5.563  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.783  ; 5.783  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 5.921  ; 5.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 6.648  ; 6.648  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 5.864  ; 5.864  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 6.066  ; 6.066  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 6.172  ; 6.172  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 6.296  ; 6.296  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.779  ; 3.779  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.885  ; 4.885  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.899  ; 5.899  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.926  ; 5.926  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.959  ; 5.959  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.623  ; 5.623  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.982  ; 5.982  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.908  ; 5.908  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.950  ; 5.950  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.937  ; 5.937  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.911  ; 4.911  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.983  ; 4.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.885  ; 4.885  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.223  ; 5.223  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.397  ; 5.397  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.271  ; 5.271  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.256  ; 5.256  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.278  ; 5.278  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.987  ; 4.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 6.264  ; 6.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.588  ; 4.588  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 5.954  ; 5.954  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.807  ; 5.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 5.241  ; 5.241  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 6.733  ; 6.733  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]     ; CLOCK_50   ; 6.799  ; 6.799  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[4]     ; CLOCK_50   ; 6.823  ; 6.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 6.375  ; 6.375  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 6.465  ; 6.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]     ; CLOCK_50   ; 6.200  ; 6.200  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 7.107  ; 7.107  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 6.687  ; 6.687  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 7.627  ; 7.627  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 7.322  ; 7.322  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 6.991  ; 6.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.559  ; 5.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 6.612  ; 6.612  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 5.555  ; 5.555  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.241  ; 5.241  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 6.399  ; 6.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 5.471  ; 5.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 5.569  ; 5.569  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 5.437  ; 5.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 5.178  ; 5.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 5.293  ; 5.293  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 5.989  ; 5.989  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 5.983  ; 5.983  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 5.859  ; 5.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 5.352  ; 5.352  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]     ; CLOCK_50   ; 6.042  ; 6.042  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]     ; CLOCK_50   ; 5.906  ; 5.906  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]     ; CLOCK_50   ; 5.394  ; 5.394  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]     ; CLOCK_50   ; 5.276  ; 5.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]    ; CLOCK_50   ; 5.561  ; 5.561  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]    ; CLOCK_50   ; 5.869  ; 5.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]    ; CLOCK_50   ; 5.557  ; 5.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]    ; CLOCK_50   ; 5.335  ; 5.335  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]    ; CLOCK_50   ; 6.136  ; 6.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]    ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]    ; CLOCK_50   ; 5.563  ; 5.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]    ; CLOCK_50   ; 5.823  ; 5.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]    ; CLOCK_50   ; 5.975  ; 5.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]    ; CLOCK_50   ; 5.575  ; 5.575  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 5.233  ; 5.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 5.240  ; 5.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 5.686  ; 5.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 5.705  ; 5.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 5.221  ; 5.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]    ; CLOCK_50   ; 5.190  ; 5.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.039  ; 6.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 5.178  ; 5.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 5.616  ; 5.616  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]    ; CLOCK_50   ; 5.788  ; 5.788  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.173  ; 4.173  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.185  ; 4.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 5.036  ; 5.036  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 5.036  ; 5.036  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 6.269  ; 6.269  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 7.160  ; 7.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 7.031  ; 7.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.809  ; 4.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.768  ; 4.768  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.760  ; 4.760  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 5.883  ; 5.883  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.371  ; 8.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 7.148  ; 7.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.091  ; 8.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 7.009  ; 7.009  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 7.127  ; 7.127  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 6.777  ; 6.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 8.607  ; 8.607  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 6.023  ; 6.023  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 5.883  ; 5.883  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 6.713  ; 6.713  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 7.599  ; 7.599  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 8.056  ; 8.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 6.881  ; 6.881  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 9.175  ; 9.175  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 9.631  ; 9.631  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 8.614  ; 8.614  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 9.469  ; 9.469  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 9.850  ; 9.850  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.417  ; 4.417  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.454  ; 4.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.456  ; 4.456  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.732  ; 4.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.778  ; 4.778  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.767  ; 4.767  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.432  ; 4.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.786  ; 4.786  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.700  ; 4.700  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.704  ; 4.704  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.417  ; 4.417  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.451  ; 4.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.450  ; 4.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.438  ; 4.438  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.428  ; 4.428  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.007  ; 5.007  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 6.400  ; 6.400  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 5.994  ; 5.994  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 6.941  ; 6.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 7.566  ; 7.566  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.191  ; 5.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 6.409  ; 6.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 6.498  ; 6.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 7.064  ; 7.064  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 6.713  ; 6.713  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 6.409  ; 6.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 6.428  ; 6.428  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 6.803  ; 6.803  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 6.428  ; 6.428  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 6.480  ; 6.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 6.444  ; 6.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.555  ; 6.555  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 6.771  ; 6.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 6.771  ; 6.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 6.918  ; 6.918  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 6.949  ; 6.949  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 7.540  ; 7.540  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.656  ; 5.656  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------+
; Propagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[1]   ; 8.799  ; 8.799  ; 8.799  ; 8.799  ;
; SW[4]      ; GPIO_0[3]   ;        ; 9.462  ; 9.462  ;        ;
; SW[4]      ; GPIO_0[4]   ;        ; 7.832  ; 7.832  ;        ;
; SW[4]      ; GPIO_0[6]   ; 19.195 ; 19.195 ; 19.195 ; 19.195 ;
; SW[4]      ; GPIO_0[8]   ;        ; 9.634  ; 9.634  ;        ;
; SW[4]      ; GPIO_0[9]   ;        ; 9.369  ; 9.369  ;        ;
; SW[4]      ; GPIO_0[10]  ;        ; 10.281 ; 10.281 ;        ;
; SW[4]      ; GPIO_0[11]  ;        ; 9.858  ; 9.858  ;        ;
; SW[4]      ; GPIO_0[13]  ;        ; 9.811  ; 9.811  ;        ;
; SW[4]      ; GPIO_0[14]  ;        ; 9.506  ; 9.506  ;        ;
; SW[4]      ; GPIO_0[15]  ;        ; 9.496  ; 9.496  ;        ;
; SW[4]      ; GPIO_0[16]  ;        ; 9.175  ; 9.175  ;        ;
; SW[4]      ; GPIO_0[17]  ;        ; 8.757  ; 8.757  ;        ;
; SW[4]      ; GPIO_0[18]  ;        ; 8.729  ; 8.729  ;        ;
; SW[4]      ; GPIO_0[19]  ;        ; 9.782  ; 9.782  ;        ;
; SW[4]      ; GPIO_0[20]  ;        ; 8.728  ; 8.728  ;        ;
; SW[4]      ; GPIO_0[28]  ;        ; 7.602  ; 7.602  ;        ;
; SW[4]      ; GPIO_0[29]  ;        ; 7.720  ; 7.720  ;        ;
; SW[4]      ; GPIO_0[30]  ;        ; 7.711  ; 7.711  ;        ;
; SW[4]      ; GPIO_0[32]  ;        ; 7.768  ; 7.768  ;        ;
; SW[4]      ; GPIO_0[33]  ;        ; 7.935  ; 7.935  ;        ;
; SW[4]      ; GPIO_0[34]  ;        ; 7.706  ; 7.706  ;        ;
; SW[4]      ; GPIO_1[0]   ; 8.459  ; 8.459  ; 8.459  ; 8.459  ;
; SW[4]      ; GPIO_1[3]   ; 6.673  ; 6.673  ; 6.673  ; 6.673  ;
; SW[4]      ; GPIO_1[4]   ; 9.302  ; 9.302  ; 9.302  ; 9.302  ;
; SW[4]      ; GPIO_1[5]   ; 9.912  ; 9.912  ; 9.912  ; 9.912  ;
; SW[4]      ; GPIO_1[6]   ; 9.630  ; 9.630  ; 9.630  ; 9.630  ;
; SW[4]      ; GPIO_1[7]   ; 9.100  ; 9.100  ; 9.100  ; 9.100  ;
; SW[4]      ; GPIO_1[8]   ; 8.105  ; 8.105  ; 8.105  ; 8.105  ;
; SW[4]      ; GPIO_1[9]   ; 8.459  ; 8.459  ; 8.459  ; 8.459  ;
; SW[4]      ; GPIO_1[10]  ; 8.786  ; 8.786  ; 8.786  ; 8.786  ;
; SW[4]      ; GPIO_1[11]  ; 9.312  ; 9.312  ; 9.312  ; 9.312  ;
; SW[4]      ; GPIO_1[12]  ; 8.786  ; 8.786  ; 8.786  ; 8.786  ;
; SW[4]      ; GPIO_1[13]  ; 9.912  ; 9.912  ; 9.912  ; 9.912  ;
; SW[4]      ; GPIO_1[14]  ; 9.456  ; 9.456  ; 9.456  ; 9.456  ;
; SW[4]      ; GPIO_1[15]  ; 10.202 ; 10.202 ; 10.202 ; 10.202 ;
; SW[4]      ; GPIO_1[16]  ; 9.380  ; 9.380  ; 9.380  ; 9.380  ;
; SW[4]      ; GPIO_1[17]  ; 9.839  ; 9.839  ; 9.839  ; 9.839  ;
; SW[4]      ; GPIO_1[18]  ; 9.353  ; 9.353  ; 9.353  ; 9.353  ;
; SW[4]      ; GPIO_1[19]  ; 9.859  ; 9.859  ; 9.859  ; 9.859  ;
; SW[4]      ; GPIO_1[20]  ; 10.175 ; 10.175 ; 10.175 ; 10.175 ;
; SW[4]      ; GPIO_1[21]  ; 10.175 ; 10.175 ; 10.175 ; 10.175 ;
; SW[4]      ; GPIO_1[22]  ; 9.849  ; 9.849  ; 9.849  ; 9.849  ;
; SW[4]      ; GPIO_1[23]  ; 9.839  ; 9.839  ; 9.839  ; 9.839  ;
; SW[4]      ; GPIO_1[24]  ; 10.165 ; 10.165 ; 10.165 ; 10.165 ;
; SW[4]      ; GPIO_1[25]  ; 10.216 ; 10.216 ; 10.216 ; 10.216 ;
; SW[4]      ; GPIO_1[27]  ; 10.562 ; 10.562 ; 10.562 ; 10.562 ;
; SW[4]      ; GPIO_1[29]  ; 10.562 ; 10.562 ; 10.562 ; 10.562 ;
; SW[4]      ; GPIO_1[30]  ; 11.274 ; 11.274 ; 11.274 ; 11.274 ;
; SW[4]      ; GPIO_1[31]  ; 11.274 ; 11.274 ; 11.274 ; 11.274 ;
; SW[9]      ; GPIO_0[6]   ; 17.536 ; 17.645 ; 17.645 ; 17.536 ;
+------------+-------------+--------+--------+--------+--------+


+--------------------------------------------------------------+
; Minimum Propagation Delay                                    ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[1]   ; 8.799  ; 8.702  ; 8.702  ; 8.799  ;
; SW[4]      ; GPIO_0[3]   ;        ; 9.462  ; 9.462  ;        ;
; SW[4]      ; GPIO_0[4]   ;        ; 7.832  ; 7.832  ;        ;
; SW[4]      ; GPIO_0[6]   ; 13.495 ; 9.736  ; 9.736  ; 13.495 ;
; SW[4]      ; GPIO_0[8]   ;        ; 9.634  ; 9.634  ;        ;
; SW[4]      ; GPIO_0[9]   ;        ; 9.369  ; 9.369  ;        ;
; SW[4]      ; GPIO_0[10]  ;        ; 10.281 ; 10.281 ;        ;
; SW[4]      ; GPIO_0[11]  ;        ; 9.858  ; 9.858  ;        ;
; SW[4]      ; GPIO_0[13]  ;        ; 9.811  ; 9.811  ;        ;
; SW[4]      ; GPIO_0[14]  ;        ; 9.506  ; 9.506  ;        ;
; SW[4]      ; GPIO_0[15]  ;        ; 9.496  ; 9.496  ;        ;
; SW[4]      ; GPIO_0[16]  ;        ; 9.175  ; 9.175  ;        ;
; SW[4]      ; GPIO_0[17]  ;        ; 8.757  ; 8.757  ;        ;
; SW[4]      ; GPIO_0[18]  ;        ; 8.729  ; 8.729  ;        ;
; SW[4]      ; GPIO_0[19]  ;        ; 9.782  ; 9.782  ;        ;
; SW[4]      ; GPIO_0[20]  ;        ; 8.728  ; 8.728  ;        ;
; SW[4]      ; GPIO_0[28]  ;        ; 7.602  ; 7.602  ;        ;
; SW[4]      ; GPIO_0[29]  ;        ; 7.720  ; 7.720  ;        ;
; SW[4]      ; GPIO_0[30]  ;        ; 7.711  ; 7.711  ;        ;
; SW[4]      ; GPIO_0[32]  ;        ; 7.768  ; 7.768  ;        ;
; SW[4]      ; GPIO_0[33]  ;        ; 7.935  ; 7.935  ;        ;
; SW[4]      ; GPIO_0[34]  ;        ; 7.706  ; 7.706  ;        ;
; SW[4]      ; GPIO_1[0]   ; 8.459  ; 8.459  ; 8.459  ; 8.459  ;
; SW[4]      ; GPIO_1[3]   ; 6.673  ; 6.673  ; 6.673  ; 6.673  ;
; SW[4]      ; GPIO_1[4]   ; 9.302  ; 9.302  ; 9.302  ; 9.302  ;
; SW[4]      ; GPIO_1[5]   ; 9.912  ; 9.912  ; 9.912  ; 9.912  ;
; SW[4]      ; GPIO_1[6]   ; 9.630  ; 9.630  ; 9.630  ; 9.630  ;
; SW[4]      ; GPIO_1[7]   ; 9.100  ; 9.100  ; 9.100  ; 9.100  ;
; SW[4]      ; GPIO_1[8]   ; 8.105  ; 8.105  ; 8.105  ; 8.105  ;
; SW[4]      ; GPIO_1[9]   ; 8.459  ; 8.459  ; 8.459  ; 8.459  ;
; SW[4]      ; GPIO_1[10]  ; 8.786  ; 8.786  ; 8.786  ; 8.786  ;
; SW[4]      ; GPIO_1[11]  ; 9.312  ; 9.312  ; 9.312  ; 9.312  ;
; SW[4]      ; GPIO_1[12]  ; 8.786  ; 8.786  ; 8.786  ; 8.786  ;
; SW[4]      ; GPIO_1[13]  ; 9.912  ; 9.912  ; 9.912  ; 9.912  ;
; SW[4]      ; GPIO_1[14]  ; 9.456  ; 9.456  ; 9.456  ; 9.456  ;
; SW[4]      ; GPIO_1[15]  ; 10.202 ; 10.202 ; 10.202 ; 10.202 ;
; SW[4]      ; GPIO_1[16]  ; 9.380  ; 9.380  ; 9.380  ; 9.380  ;
; SW[4]      ; GPIO_1[17]  ; 9.839  ; 9.839  ; 9.839  ; 9.839  ;
; SW[4]      ; GPIO_1[18]  ; 9.353  ; 9.353  ; 9.353  ; 9.353  ;
; SW[4]      ; GPIO_1[19]  ; 9.859  ; 9.859  ; 9.859  ; 9.859  ;
; SW[4]      ; GPIO_1[20]  ; 10.175 ; 10.175 ; 10.175 ; 10.175 ;
; SW[4]      ; GPIO_1[21]  ; 10.175 ; 10.175 ; 10.175 ; 10.175 ;
; SW[4]      ; GPIO_1[22]  ; 9.849  ; 9.849  ; 9.849  ; 9.849  ;
; SW[4]      ; GPIO_1[23]  ; 9.839  ; 9.839  ; 9.839  ; 9.839  ;
; SW[4]      ; GPIO_1[24]  ; 10.165 ; 10.165 ; 10.165 ; 10.165 ;
; SW[4]      ; GPIO_1[25]  ; 10.216 ; 10.216 ; 10.216 ; 10.216 ;
; SW[4]      ; GPIO_1[27]  ; 10.562 ; 10.562 ; 10.562 ; 10.562 ;
; SW[4]      ; GPIO_1[29]  ; 10.562 ; 10.562 ; 10.562 ; 10.562 ;
; SW[4]      ; GPIO_1[30]  ; 11.274 ; 11.274 ; 11.274 ; 11.274 ;
; SW[4]      ; GPIO_1[31]  ; 11.274 ; 11.274 ; 11.274 ; 11.274 ;
; SW[9]      ; GPIO_0[6]   ; 14.753 ; 14.753 ; 14.753 ; 14.753 ;
+------------+-------------+--------+--------+--------+--------+


+------------------------------------------------------------------------------------------+
; Output Enable Times                                                                      ;
+--------------+------------+--------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 5.234  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.894  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.894  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.880  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.880  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.264  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.234  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.274  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.274  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.263  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.263  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.249  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.249  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 5.892  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 5.892  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 5.892  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 5.892  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 6.730  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 6.730  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.413  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]   ; CLOCK_50   ; 7.458  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 8.301  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 8.911  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 8.629  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 8.408  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 7.413  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 7.767  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 8.094  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]  ; CLOCK_50   ; 8.311  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 8.094  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]  ; CLOCK_50   ; 8.911  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 8.764  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]  ; CLOCK_50   ; 9.201  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 8.688  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]  ; CLOCK_50   ; 8.838  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 8.661  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]  ; CLOCK_50   ; 8.858  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 9.174  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 9.174  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 8.848  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 8.838  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 9.164  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 9.215  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 9.561  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 9.561  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 10.273 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]  ; CLOCK_50   ; 10.273 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 4.642  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.345  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.889  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.899  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 6.345  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.355  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 6.955  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 6.955  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.240  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.250  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.861  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.861  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 6.869  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 6.851  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 6.620  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 6.879  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.873  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.570  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+------+------------+---------------------------------+


+------------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                              ;
+--------------+------------+--------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 5.234  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.894  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.894  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.880  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.880  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.264  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.234  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.274  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.274  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.263  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.263  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.249  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.249  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 5.892  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 5.892  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 5.892  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 5.892  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 6.585  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 6.585  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.413  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]   ; CLOCK_50   ; 7.458  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 8.301  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 8.911  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 8.629  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 8.408  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 7.413  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 7.767  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 8.094  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]  ; CLOCK_50   ; 8.311  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 8.094  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]  ; CLOCK_50   ; 8.911  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 8.764  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]  ; CLOCK_50   ; 9.201  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 8.688  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]  ; CLOCK_50   ; 8.838  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 8.661  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]  ; CLOCK_50   ; 8.858  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 9.174  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 9.174  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 8.848  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 8.838  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 9.164  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 9.215  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 9.561  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 9.561  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 10.273 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]  ; CLOCK_50   ; 10.273 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 4.642  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.345  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.889  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.899  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 6.345  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.355  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 6.955  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 6.955  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.240  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.250  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.861  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.861  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 6.869  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 6.851  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 6.620  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 6.879  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.873  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.570  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 5.234     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.894     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.894     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.880     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.880     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.264     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.234     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.274     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.274     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.263     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.263     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.249     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.249     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 5.892     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 5.892     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 5.892     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 5.892     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 6.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 6.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.413     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]   ; CLOCK_50   ; 7.458     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 8.301     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 8.911     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 8.629     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 8.408     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 7.413     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 7.767     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 8.094     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]  ; CLOCK_50   ; 8.311     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 8.094     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]  ; CLOCK_50   ; 8.911     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 8.764     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]  ; CLOCK_50   ; 9.201     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 8.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]  ; CLOCK_50   ; 8.838     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 8.661     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]  ; CLOCK_50   ; 8.858     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 9.174     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 9.174     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 8.848     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 8.838     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 9.164     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 9.215     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 9.561     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 9.561     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 10.273    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]  ; CLOCK_50   ; 10.273    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 4.642     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.345     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.889     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.899     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 6.345     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.355     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 6.955     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 6.955     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.240     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.250     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.861     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.861     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 6.869     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 6.851     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 6.620     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 6.879     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.873     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.570     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 5.234     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.894     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.894     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.880     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.880     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.264     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.234     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.274     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.274     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.263     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.263     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.249     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.249     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 5.892     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 5.892     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 5.892     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 5.892     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 6.585     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 6.585     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.413     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]   ; CLOCK_50   ; 7.458     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 8.301     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 8.911     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 8.629     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 8.408     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 7.413     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 7.767     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 8.094     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]  ; CLOCK_50   ; 8.311     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 8.094     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]  ; CLOCK_50   ; 8.911     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 8.764     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]  ; CLOCK_50   ; 9.201     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 8.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]  ; CLOCK_50   ; 8.838     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 8.661     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]  ; CLOCK_50   ; 8.858     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 9.174     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 9.174     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 8.848     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 8.838     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 9.164     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 9.215     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 9.561     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 9.561     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 10.273    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]  ; CLOCK_50   ; 10.273    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 4.642     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.345     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.889     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.899     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 6.345     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.355     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 6.955     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 6.955     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.240     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.250     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.861     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.861     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 6.869     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 6.851     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 6.620     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 6.879     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.873     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.570     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+---------------------------------------------------------+
; Fast Model Setup Summary                                ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 6.395 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 7.002 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 14.128 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 2.310 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                 ;
+-------+-----------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.395 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.024     ; 2.308      ;
; 6.444 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.024     ; 2.259      ;
; 6.504 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.019      ; 2.242      ;
; 6.546 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.179      ;
; 6.569 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.156      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|addr_reg[0]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.017      ; 2.171      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.017      ; 2.171      ;
; 6.581 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.144      ;
; 6.584 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.167      ;
; 6.584 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.167      ;
; 6.584 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.167      ;
; 6.584 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.167      ;
; 6.584 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.167      ;
; 6.584 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.167      ;
; 6.584 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.167      ;
; 6.596 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[1]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.155      ;
; 6.596 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[3]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.155      ;
; 6.596 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[5]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.155      ;
; 6.596 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[4]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.155      ;
; 6.596 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[0]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.155      ;
; 6.596 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[2]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.155      ;
; 6.596 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[7]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.155      ;
; 6.596 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[6]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.155      ;
; 6.604 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.121      ;
; 6.607 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.019      ; 2.139      ;
; 6.616 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.109      ;
; 6.624 ; sdram_statemachine:sdram_adaptor|reply_reg          ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.027     ; 2.076      ;
; 6.639 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.086      ;
; 6.651 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.074      ;
; 6.667 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|addr_reg[0]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.017      ; 2.077      ;
; 6.667 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.017      ; 2.077      ;
; 6.673 ; sdram_statemachine:sdram_adaptor|reply_reg          ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.027     ; 2.027      ;
; 6.674 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.051      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.064      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.064      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.064      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.064      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.064      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.064      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 2.064      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.980      ;
; 6.734 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.971      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 1.983      ;
; 6.745 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.980      ;
; 6.757 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.968      ;
; 6.757 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.968      ;
; 6.757 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.968      ;
; 6.757 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.968      ;
; 6.757 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.968      ;
; 6.757 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.968      ;
; 6.757 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.968      ;
; 6.760 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.945      ;
; 6.768 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.957      ;
; 6.769 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.936      ;
; 6.771 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 1.948      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.945      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.945      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.945      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.945      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.945      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.945      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.945      ;
; 6.792 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.018     ; 1.917      ;
; 6.795 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.910      ;
; 6.804 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.901      ;
; 6.805 ; sdram_statemachine:sdram_adaptor|delay_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.900      ;
; 6.806 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 1.913      ;
; 6.820 ; sdram_statemachine:sdram_adaptor|delay_reg[0]       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 1.906      ;
; 6.824 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[1]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 1.927      ;
; 6.824 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[3]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 1.927      ;
; 6.824 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[5]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 1.927      ;
; 6.824 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[4]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 1.927      ;
; 6.824 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[0]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 1.927      ;
; 6.824 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[2]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 1.927      ;
; 6.824 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[7]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 1.927      ;
; 6.824 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[6]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.024      ; 1.927      ;
; 6.830 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.875      ;
; 6.834 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|data_out_reg[1]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.911      ;
; 6.834 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|data_out_reg[3]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.911      ;
; 6.834 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|data_out_reg[5]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.911      ;
; 6.834 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|data_out_reg[4]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.911      ;
; 6.834 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|data_out_reg[0]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.911      ;
; 6.834 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|data_out_reg[2]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.911      ;
; 6.834 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|data_out_reg[7]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.911      ;
; 6.834 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|data_out_reg[6]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.911      ;
; 6.839 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.866      ;
; 6.840 ; sdram_statemachine:sdram_adaptor|delay_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.865      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 1.878      ;
; 6.850 ; sdram_statemachine:sdram_adaptor|request_sreg       ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.026     ; 1.851      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 1.896      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 1.896      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 1.896      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 1.896      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 1.896      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 1.896      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 1.896      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 1.896      ;
; 6.856 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.022     ; 1.849      ;
; 6.859 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 1.867      ;
; 6.871 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.025      ; 1.881      ;
+-------+-----------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                            ;
+-------+-----------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                             ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 7.002 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.728      ;
; 7.002 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.728      ;
; 7.024 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.706      ;
; 7.024 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.706      ;
; 7.027 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.701      ;
; 7.027 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.701      ;
; 7.027 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.701      ;
; 7.027 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.701      ;
; 7.027 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.701      ;
; 7.049 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.679      ;
; 7.049 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.679      ;
; 7.049 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.679      ;
; 7.049 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.679      ;
; 7.049 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.679      ;
; 7.056 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.025      ; 1.697      ;
; 7.071 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.659      ;
; 7.071 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.659      ;
; 7.089 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.641      ;
; 7.089 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.641      ;
; 7.092 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.025      ; 1.661      ;
; 7.096 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.632      ;
; 7.096 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.632      ;
; 7.096 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.632      ;
; 7.096 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.632      ;
; 7.096 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.632      ;
; 7.114 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.614      ;
; 7.114 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.614      ;
; 7.114 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.614      ;
; 7.114 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.614      ;
; 7.114 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.614      ;
; 7.141 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.589      ;
; 7.150 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.580      ;
; 7.150 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.580      ;
; 7.163 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.567      ;
; 7.164 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.566      ;
; 7.164 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.566      ;
; 7.164 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.566      ;
; 7.164 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.566      ;
; 7.164 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.566      ;
; 7.175 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|nbit[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.553      ;
; 7.175 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.553      ;
; 7.175 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.553      ;
; 7.175 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.553      ;
; 7.175 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.553      ;
; 7.175 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.553      ;
; 7.186 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.544      ;
; 7.186 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.544      ;
; 7.186 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.544      ;
; 7.186 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.544      ;
; 7.186 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.544      ;
; 7.197 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|nbit[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.531      ;
; 7.206 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.019      ; 1.541      ;
; 7.210 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.520      ;
; 7.228 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.502      ;
; 7.228 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.502      ;
; 7.228 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.502      ;
; 7.233 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.497      ;
; 7.233 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.497      ;
; 7.233 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.497      ;
; 7.233 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.497      ;
; 7.233 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.497      ;
; 7.244 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|nbit[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.484      ;
; 7.252 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.478      ;
; 7.252 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.478      ;
; 7.252 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.478      ;
; 7.252 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.478      ;
; 7.252 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.478      ;
; 7.253 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.475      ;
; 7.253 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.475      ;
; 7.253 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.475      ;
; 7.253 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.475      ;
; 7.253 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.475      ;
; 7.262 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|nbit[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.466      ;
; 7.284 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.446      ;
; 7.286 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.444      ;
; 7.289 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.441      ;
; 7.306 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.424      ;
; 7.308 ; i2c_loader:audio_codec_config_over_i2c|divider[3]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.422      ;
; 7.312 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.418      ;
; 7.312 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.418      ;
; 7.312 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.418      ;
; 7.312 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.418      ;
; 7.312 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.418      ;
; 7.323 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|nbit[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.405      ;
; 7.353 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.377      ;
; 7.355 ; i2c_loader:audio_codec_config_over_i2c|divider[1]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.375      ;
; 7.367 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.363      ;
; 7.371 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.359      ;
; 7.373 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.357      ;
; 7.390 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.340      ;
; 7.390 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.340      ;
; 7.390 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.340      ;
; 7.390 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.340      ;
; 7.390 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.340      ;
; 7.401 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|nbit[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.327      ;
; 7.417 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|state.Idle   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.309      ;
; 7.417 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|phase[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.309      ;
; 7.417 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|phase[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.309      ;
; 7.417 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|sda_out      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.309      ;
; 7.417 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|state.Ack    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.309      ;
+-------+-----------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.249 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.401      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.478      ;
; 0.327 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[20]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.479      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.355 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.507      ;
; 0.358 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.510      ;
; 0.359 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.511      ;
; 0.361 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.513      ;
; 0.363 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.515      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.517      ;
; 0.366 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.518      ;
; 0.366 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.518      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.520      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.520      ;
; 0.369 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.521      ;
; 0.371 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.523      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.524      ;
; 0.373 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.525      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.377 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.529      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.387 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.539      ;
; 0.405 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.557      ;
; 0.412 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.564      ;
; 0.413 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.565      ;
; 0.417 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.569      ;
; 0.443 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 0.590      ;
; 0.444 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.596      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.597      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.597      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.597      ;
; 0.446 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 0.593      ;
; 0.447 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.599      ;
; 0.451 ; sdram_statemachine:sdram_adaptor|request_sreg                 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.603      ;
; 0.454 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 0.601      ;
; 0.455 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[1]             ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.607      ;
; 0.464 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 0.611      ;
; 0.474 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.626      ;
; 0.474 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.626      ;
; 0.474 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.626      ;
; 0.474 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.626      ;
; 0.475 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.627      ;
; 0.476 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.628      ;
; 0.477 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.629      ;
; 0.478 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.630      ;
; 0.484 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 0.631      ;
; 0.486 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.638      ;
; 0.493 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.645      ;
; 0.501 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.653      ;
; 0.503 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.655      ;
; 0.504 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.656      ;
; 0.504 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.656      ;
; 0.505 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.506 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.658      ;
; 0.507 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.659      ;
; 0.511 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.663      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.517 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.669      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.670      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.670      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.670      ;
; 0.520 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.672      ;
; 0.528 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.680      ;
; 0.531 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.682      ;
; 0.532 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.683      ;
; 0.533 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.683      ;
; 0.533 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.005     ; 0.679      ;
; 0.534 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 0.681      ;
; 0.535 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 0.682      ;
; 0.535 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[1]           ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.687      ;
; 0.536 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.688      ;
; 0.538 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.690      ;
; 0.539 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.691      ;
; 0.539 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.691      ;
; 0.540 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.692      ;
; 0.541 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.693      ;
; 0.542 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.694      ;
; 0.542 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[2]             ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.694      ;
; 0.544 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[3]             ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.696      ;
; 0.546 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.698      ;
; 0.550 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[22]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.700      ;
; 0.551 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.703      ;
; 0.551 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.701      ;
; 0.552 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.704      ;
; 0.553 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.705      ;
; 0.555 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.707      ;
; 0.557 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 0.702      ;
; 0.560 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.712      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                   ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                              ; To Node                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|vblank_reg                                          ; atari800core:atari800|antic:antic1|vblank_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                   ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                          ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                        ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                     ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg     ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg  ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[372]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[372]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch              ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[90]                                         ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[90]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[16]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[16]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[370]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[370]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[13]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[13]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[1]                                          ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                   ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[19]                          ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[19]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                          ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[30]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[30]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[14]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[14]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_fetch                   ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_fetch                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[15]                                ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[15]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[11]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[11]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[19]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[19]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[21]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[21]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[13]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[13]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[20]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[20]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[12]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[12]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[28]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[28]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycle2           ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycle2           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[7]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[7]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[8]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[8]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                    ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[6]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[0]                                   ; atari800core:atari800|antic:antic1|dmactl_raw_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[1]                                   ; atari800core:atari800|antic:antic1|dmactl_raw_reg[1]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[6]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[6]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                           ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                              ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 14.128 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[21]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.294      ;
; 14.128 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.294      ;
; 14.128 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|width_8bit_reg                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.294      ;
; 14.128 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[22]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.294      ;
; 14.128 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[18]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.294      ;
; 14.128 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[19]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.294      ;
; 14.128 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[20]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.294      ;
; 14.128 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[17]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.294      ;
; 14.133 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[23]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.289      ;
; 14.133 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[22]                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.289      ;
; 14.135 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[1]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.286      ;
; 14.135 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[2]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.286      ;
; 14.135 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[3]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.286      ;
; 14.135 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[4]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.286      ;
; 14.135 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[5]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.286      ;
; 14.135 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|gtia_player:player2|shift_reg[6]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.286      ;
; 14.136 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.288      ;
; 14.138 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.285      ;
; 14.138 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[1]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.285      ;
; 14.138 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.285      ;
; 14.138 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[3]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.285      ;
; 14.138 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[4]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.285      ;
; 14.138 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[5]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.285      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[1]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[2]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[3]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[6]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[7]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[9]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[10]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[13]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[14]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[15]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|oldcpu_pending_reg                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[16]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[31]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.277      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[30]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[29]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[28]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.143 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[27]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.274      ;
; 14.184 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.239      ;
; 14.184 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[25]                                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.239      ;
; 14.184 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[8]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.239      ;
; 14.184 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[1]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.239      ;
; 14.185 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.239      ;
; 14.185 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.239      ;
; 14.185 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.239      ;
; 14.187 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.235      ;
; 14.195 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[0]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.232      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.225      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[8]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.229      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.225      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[10]                                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.229      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[9]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.229      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[1]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.225      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[0]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.225      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[15]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.225      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|memory_ready_reg                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.225      ;
; 14.197 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[11] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[10] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[16]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[11]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[20]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.198 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqst_reg[2]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.225      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vblank_reg                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 3.116      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[5]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.021     ; 3.115      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|display_list_address_low_temp_reg[6]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|display_list_address_low_temp_reg[5]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_direction_reg[5]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.114      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_input_reg[5]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.114      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[1]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[4]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[5]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[6]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_direction_reg[4]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.114      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|porta_input_reg[4]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.114      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dli_enabled_reg                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.122      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dli_nmi_reg                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 3.116      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[29][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.125      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[28][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.125      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[27][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.125      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[26][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.125      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[25][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.125      ;
; 14.287 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:nmien_delay|shift_reg[24][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.125      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                           ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                                              ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[30]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.462      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.462      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|pot2_reg[5]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.460      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|skctl_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audctl_reg[3]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audctl_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audctl_reg[5]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf2_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audf2_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.456      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|clock_sync_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|skctl_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|serin_clock_reg                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|serin_shift_reg[9]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|serin_shift_reg[8]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|serin_shift_reg[7]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|skctl_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|pot2_reg[4]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.460      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|serin_shift_reg[6]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audctl_reg[4]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|skctl_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|audctl_reg[6]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|skctl_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|delay_line:serout_clock_delay|shift_reg[1]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.456      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|delay_line:serout_clock_delay|shift_reg[0]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.456      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|serout_clock_reg                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.456      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|nmien_raw_reg[6]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.446      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|pot2_reg[3]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.460      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vscrol_raw_reg[2]                                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[21][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[10][0]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[9][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[8][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[7][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[0]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.453      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[1]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.453      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[2]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.453      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[4][5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[3][5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|sizem_raw_reg[4]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[3][4]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[2][4]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[1][4]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[0][4]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:missile2|count_reg[0]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|sizem_raw_reg[5]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[3][5]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[2][5]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[1][5]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[0][5]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:missile2|count_reg[1]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gractl_reg[0]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.453      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:prior_longer_delay|shift_reg[3][1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:prior_longer_delay|shift_reg[2][1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.452      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|p2pl_reg[3]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[4][4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[3][4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[2][4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[1][4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizep0_delay|shift_reg[3][1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|grafm_reg[1]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.459      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|grafm_reg[0]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.459      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|grafm_reg[3]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.459      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|hposm1_raw_reg[0]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[4][0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[3][0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[2][0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[1][0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[3][1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[0][1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|hposm1_raw_reg[3]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|hposm1_raw_reg[2]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.467      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[0][2]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:missile1|count_reg[0]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[3][3]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[2][3]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[1][3]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[0][3]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:missile1|count_reg[1]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|grafm_reg[2]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.459      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:missile1|shift_reg[6]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:missile1|shift_reg[7]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.464      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|serin_shift_reg[5]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.461      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[49][2]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.020     ; 2.442      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|pot2_reg[7]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.460      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_fetch_destination_reg[1]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|serin_reg[6]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 2.451      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|pot2_reg[6]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.460      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_address_reg[1]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.449      ;
; 2.310 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pia:pia1|portb_input_reg[1]                                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.458      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                                                                   ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a1~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a2~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a3~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a4~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a5~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a6~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a7~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg5                                             ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.618 ; 4.618 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.280 ; 4.280 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.149 ; 4.149 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.483 ; 4.483 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.458 ; 4.458 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.618 ; 4.618 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.437 ; 4.437 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.251 ; 4.251 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.416 ; 4.416 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.050 ; 4.050 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 3.998 ; 3.998 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.000 ; 4.000 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.072 ; 4.072 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.466 ; 4.466 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.265 ; 4.265 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.167 ; 4.167 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.147 ; 4.147 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.726 ; 4.726 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 4.726 ; 4.726 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 4.390 ; 4.390 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 3.695 ; 3.695 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 4.466 ; 4.466 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 3.967 ; 3.967 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 3.823 ; 3.823 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 4.163 ; 4.163 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 4.213 ; 4.213 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 3.930 ; 3.930 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 4.025 ; 4.025 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 3.987 ; 3.987 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 4.050 ; 4.050 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 4.048 ; 4.048 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 4.210 ; 4.210 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 4.278 ; 4.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 3.632 ; 3.632 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 4.209 ; 4.209 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 4.045 ; 4.045 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 3.795 ; 3.795 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]  ; CLOCK_50   ; 3.844 ; 3.844 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.452 ; 4.452 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]   ; CLOCK_50   ; 4.196 ; 4.196 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 4.286 ; 4.286 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 4.309 ; 4.309 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 4.347 ; 4.347 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 4.452 ; 4.452 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 4.182 ; 4.182 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 4.171 ; 4.171 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 4.407 ; 4.407 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 4.405 ; 4.405 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 3.995 ; 3.995 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 4.638 ; 4.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 4.054 ; 4.054 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 4.033 ; 4.033 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.104 ; 4.104 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.150 ; 8.150 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 7.355 ; 7.355 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.094 ; 8.094 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.844 ; 7.844 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.759 ; 7.759 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 8.024 ; 8.024 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.478 ; 7.478 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.954 ; 7.954 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.729 ; 7.729 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.473 ; 7.473 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.120 ; 8.120 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.993 ; 7.993 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.688 ; 7.688 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.150 ; 8.150 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.498 ; 7.498 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 7.577 ; 7.577 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 7.479 ; 7.479 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 6.683 ; 6.683 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 6.683 ; 6.683 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 1.851 ; 1.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 1.917 ; 1.917 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 2.081 ; 2.081 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 6.057 ; 6.057 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 6.119 ; 6.119 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 3.872 ; 3.872 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.739 ; -3.739 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -4.069 ; -4.069 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.916 ; -3.916 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -4.222 ; -4.222 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -4.029 ; -4.029 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -4.133 ; -4.133 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -4.170 ; -4.170 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -4.069 ; -4.069 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -4.011 ; -4.011 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.805 ; -3.805 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.765 ; -3.765 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.858 ; -3.858 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.789 ; -3.789 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.739 ; -3.739 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -4.053 ; -4.053 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.920 ; -3.920 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.920 ; -3.920 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.512 ; -3.512 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; -4.253 ; -4.253 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -4.048 ; -4.048 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; -3.575 ; -3.575 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; -4.346 ; -4.346 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; -3.847 ; -3.847 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.703 ; -3.703 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; -4.043 ; -4.043 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -4.093 ; -4.093 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -3.810 ; -3.810 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -3.905 ; -3.905 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -3.867 ; -3.867 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -3.930 ; -3.930 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -3.928 ; -3.928 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; -4.090 ; -4.090 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; -4.158 ; -4.158 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; -3.512 ; -3.512 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; -4.089 ; -4.089 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; -3.925 ; -3.925 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -3.675 ; -3.675 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]  ; CLOCK_50   ; -3.724 ; -3.724 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.875 ; -3.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]   ; CLOCK_50   ; -4.076 ; -4.076 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -4.166 ; -4.166 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; -4.189 ; -4.189 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; -4.227 ; -4.227 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; -4.332 ; -4.332 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; -4.062 ; -4.062 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; -4.051 ; -4.051 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; -4.287 ; -4.287 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; -4.285 ; -4.285 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.875 ; -3.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -3.950 ; -3.950 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.934 ; -3.934 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.913 ; -3.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -3.984 ; -3.984 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.596 ; -4.596 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.178 ; -5.178 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.121 ; -5.121 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.041 ; -5.041 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -4.631 ; -4.631 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.248 ; -5.248 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.229 ; -5.229 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -5.467 ; -5.467 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.021 ; -5.021 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -4.663 ; -4.663 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -4.611 ; -4.611 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -5.182 ; -5.182 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -4.596 ; -4.596 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.851 ; -4.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -4.852 ; -4.852 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -5.005 ; -5.005 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -4.770 ; -4.770 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.375 ; -1.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -1.596 ; -1.596 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -1.600 ; -1.600 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.455 ; -1.455 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -1.763 ; -1.763 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.375 ; -1.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -3.123 ; -3.123 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.752 ; -3.752 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 2.686  ; 2.686  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.686  ; 2.686  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.325  ; 2.325  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.610  ; 2.610  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.342  ; 2.342  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.329  ; 2.329  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.435  ; 2.435  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.250  ; 2.250  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.282  ; 2.282  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 2.270  ; 2.270  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.667  ; 2.667  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 2.319  ; 2.319  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.452  ; 2.452  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.561  ; 2.561  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.520  ; 2.520  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.519  ; 1.519  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.356  ; 2.356  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.372  ; 2.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.390  ; 2.390  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.289  ; 2.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.351  ; 2.351  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.396  ; 2.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.955  ; 1.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.000  ; 2.000  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.943  ; 1.943  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.069  ; 2.069  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.164  ; 2.164  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.103  ; 2.103  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.109  ; 2.109  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.500  ; 2.500  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.865  ; 1.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 2.421  ; 2.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.345  ; 2.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 7.886  ; 7.886  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.858  ; 2.858  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]     ; CLOCK_50   ; 2.998  ; 2.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[4]     ; CLOCK_50   ; 2.874  ; 2.874  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 7.886  ; 7.886  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.918  ; 2.918  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]     ; CLOCK_50   ; 2.852  ; 2.852  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 3.179  ; 3.179  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 3.142  ; 3.142  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 3.178  ; 3.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 3.066  ; 3.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 3.056  ; 3.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.888  ; 2.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.699  ; 2.699  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 3.026  ; 3.026  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 3.020  ; 3.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.774  ; 2.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.311  ; 2.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.638  ; 2.638  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.326  ; 2.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.324  ; 2.324  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.294  ; 2.294  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.630  ; 2.630  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 2.600  ; 2.600  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.588  ; 2.588  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.502  ; 2.502  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 2.331  ; 2.331  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]     ; CLOCK_50   ; 2.630  ; 2.630  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]     ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]     ; CLOCK_50   ; 2.358  ; 2.358  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]     ; CLOCK_50   ; 2.281  ; 2.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]    ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]    ; CLOCK_50   ; 2.514  ; 2.514  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]    ; CLOCK_50   ; 2.387  ; 2.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]    ; CLOCK_50   ; 2.321  ; 2.321  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]    ; CLOCK_50   ; 2.617  ; 2.617  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]    ; CLOCK_50   ; 2.501  ; 2.501  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]    ; CLOCK_50   ; 2.366  ; 2.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]    ; CLOCK_50   ; 2.489  ; 2.489  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]    ; CLOCK_50   ; 2.537  ; 2.537  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]    ; CLOCK_50   ; 2.364  ; 2.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.277  ; 2.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.234  ; 2.234  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.493  ; 2.493  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.454  ; 2.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.267  ; 2.267  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]    ; CLOCK_50   ; 2.192  ; 2.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.507  ; 2.507  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.178  ; 2.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.391  ; 2.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]    ; CLOCK_50   ; 2.481  ; 2.481  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.738  ; 1.738  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.747  ; 1.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.953  ; 2.953  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.272  ; 2.272  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.064  ; 2.064  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.546  ; 2.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.845  ; 2.845  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.953  ; 2.953  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.945  ; 1.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.913  ; 1.913  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 6.566  ; 6.566  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 4.216  ; 4.216  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.887  ; 3.887  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.988  ; 3.988  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.777  ; 3.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.880  ; 3.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 4.187  ; 4.187  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 4.927  ; 4.927  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.444  ; 3.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.457  ; 3.457  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.673  ; 3.673  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.981  ; 3.981  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.953  ; 3.953  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.534  ; 3.534  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 6.566  ; 6.566  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 6.450  ; 6.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 6.079  ; 6.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 6.231  ; 6.231  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 5.661  ; 5.661  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.093  ; 2.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.901  ; 1.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.907  ; 1.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.005  ; 2.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.037  ; 2.037  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.023  ; 2.023  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.943  ; 1.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.884  ; 1.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.038  ; 2.038  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.977  ; 1.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.867  ; 1.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.888  ; 1.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.884  ; 1.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.878  ; 1.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.093  ; 2.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.503  ; 3.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.475  ; 2.475  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.686  ; 3.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.131  ; 3.131  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.134  ; 2.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 5.340  ; 5.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.936  ; 4.936  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.963  ; 4.963  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.831  ; 4.831  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 5.340  ; 5.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.869  ; 4.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.775  ; 4.775  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.709  ; 4.709  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.869  ; 4.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 4.764  ; 4.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.710  ; 2.710  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 5.221  ; 5.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.868  ; 4.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 4.833  ; 4.833  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.977  ; 4.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 5.221  ; 5.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.402  ; 2.402  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 2.250  ; 2.250  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.686  ; 2.686  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.325  ; 2.325  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.610  ; 2.610  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.342  ; 2.342  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.329  ; 2.329  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.435  ; 2.435  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.250  ; 2.250  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.282  ; 2.282  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 2.270  ; 2.270  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.667  ; 2.667  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 2.319  ; 2.319  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.452  ; 2.452  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.561  ; 2.561  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.520  ; 2.520  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.519  ; 1.519  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.943  ; 1.943  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.356  ; 2.356  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.372  ; 2.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.390  ; 2.390  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.289  ; 2.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.351  ; 2.351  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.396  ; 2.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.955  ; 1.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.000  ; 2.000  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.943  ; 1.943  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.069  ; 2.069  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.164  ; 2.164  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.103  ; 2.103  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.109  ; 2.109  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.500  ; 2.500  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.865  ; 1.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 2.421  ; 2.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.345  ; 2.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.858  ; 2.858  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]     ; CLOCK_50   ; 2.866  ; 2.866  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[4]     ; CLOCK_50   ; 2.874  ; 2.874  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.729  ; 2.729  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.783  ; 2.783  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]     ; CLOCK_50   ; 2.728  ; 2.728  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 3.047  ; 3.047  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.902  ; 2.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 3.178  ; 3.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 3.066  ; 3.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 3.056  ; 3.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.888  ; 2.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.467  ; 2.467  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.443  ; 2.443  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.753  ; 2.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.433  ; 2.433  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.311  ; 2.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.638  ; 2.638  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.326  ; 2.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.324  ; 2.324  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.294  ; 2.294  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.178  ; 2.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 2.600  ; 2.600  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.588  ; 2.588  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.502  ; 2.502  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 2.331  ; 2.331  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]     ; CLOCK_50   ; 2.630  ; 2.630  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]     ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]     ; CLOCK_50   ; 2.358  ; 2.358  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]     ; CLOCK_50   ; 2.281  ; 2.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]    ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]    ; CLOCK_50   ; 2.514  ; 2.514  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]    ; CLOCK_50   ; 2.387  ; 2.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]    ; CLOCK_50   ; 2.321  ; 2.321  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]    ; CLOCK_50   ; 2.617  ; 2.617  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]    ; CLOCK_50   ; 2.501  ; 2.501  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]    ; CLOCK_50   ; 2.366  ; 2.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]    ; CLOCK_50   ; 2.489  ; 2.489  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]    ; CLOCK_50   ; 2.537  ; 2.537  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]    ; CLOCK_50   ; 2.364  ; 2.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.277  ; 2.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.234  ; 2.234  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.493  ; 2.493  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.454  ; 2.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.267  ; 2.267  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]    ; CLOCK_50   ; 2.192  ; 2.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.507  ; 2.507  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.178  ; 2.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.391  ; 2.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]    ; CLOCK_50   ; 2.481  ; 2.481  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.738  ; 1.738  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.747  ; 1.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.003  ; 2.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.272  ; 2.272  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.003  ; 2.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.546  ; 2.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.845  ; 2.845  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.953  ; 2.953  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.945  ; 1.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.913  ; 1.913  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.549  ; 2.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.406  ; 3.406  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.013  ; 3.013  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.407  ; 3.407  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.920  ; 2.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.005  ; 3.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.843  ; 2.843  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.624  ; 3.624  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.608  ; 2.608  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.549  ; 2.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.818  ; 2.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.213  ; 3.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.332  ; 3.332  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.936  ; 2.936  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.705  ; 3.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.998  ; 3.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 3.540  ; 3.540  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.883  ; 3.883  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 4.039  ; 4.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.867  ; 1.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.901  ; 1.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.907  ; 1.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.005  ; 2.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.037  ; 2.037  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.023  ; 2.023  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.943  ; 1.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.884  ; 1.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.038  ; 2.038  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.977  ; 1.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.867  ; 1.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.888  ; 1.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.884  ; 1.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.878  ; 1.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.093  ; 2.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.708  ; 2.708  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.475  ; 2.475  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.891  ; 2.891  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.131  ; 3.131  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.134  ; 2.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.613  ; 2.613  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.681  ; 2.681  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.853  ; 2.853  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.734  ; 2.734  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.613  ; 2.613  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.625  ; 2.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.798  ; 2.798  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.625  ; 2.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.668  ; 2.668  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.650  ; 2.650  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.710  ; 2.710  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.770  ; 2.770  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.770  ; 2.770  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.805  ; 2.805  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.830  ; 2.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 3.079  ; 3.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.402  ; 2.402  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------+
; Propagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[1]   ; 4.177 ; 4.194 ; 4.194 ; 4.177 ;
; SW[4]      ; GPIO_0[3]   ;       ; 4.446 ; 4.446 ;       ;
; SW[4]      ; GPIO_0[4]   ;       ; 3.792 ; 3.792 ;       ;
; SW[4]      ; GPIO_0[6]   ; 8.039 ; 8.039 ; 8.039 ; 8.039 ;
; SW[4]      ; GPIO_0[8]   ;       ; 4.513 ; 4.513 ;       ;
; SW[4]      ; GPIO_0[9]   ;       ; 4.458 ; 4.458 ;       ;
; SW[4]      ; GPIO_0[10]  ;       ; 4.782 ; 4.782 ;       ;
; SW[4]      ; GPIO_0[11]  ;       ; 4.634 ; 4.634 ;       ;
; SW[4]      ; GPIO_0[13]  ;       ; 4.520 ; 4.520 ;       ;
; SW[4]      ; GPIO_0[14]  ;       ; 4.408 ; 4.408 ;       ;
; SW[4]      ; GPIO_0[15]  ;       ; 4.398 ; 4.398 ;       ;
; SW[4]      ; GPIO_0[16]  ;       ; 4.230 ; 4.230 ;       ;
; SW[4]      ; GPIO_0[17]  ;       ; 4.199 ; 4.199 ;       ;
; SW[4]      ; GPIO_0[18]  ;       ; 4.174 ; 4.174 ;       ;
; SW[4]      ; GPIO_0[19]  ;       ; 4.484 ; 4.484 ;       ;
; SW[4]      ; GPIO_0[20]  ;       ; 4.167 ; 4.167 ;       ;
; SW[4]      ; GPIO_0[28]  ;       ; 3.618 ; 3.618 ;       ;
; SW[4]      ; GPIO_0[29]  ;       ; 3.668 ; 3.668 ;       ;
; SW[4]      ; GPIO_0[30]  ;       ; 3.665 ; 3.665 ;       ;
; SW[4]      ; GPIO_0[32]  ;       ; 3.697 ; 3.697 ;       ;
; SW[4]      ; GPIO_0[33]  ;       ; 3.738 ; 3.738 ;       ;
; SW[4]      ; GPIO_0[34]  ;       ; 3.651 ; 3.651 ;       ;
; SW[4]      ; GPIO_1[0]   ; 4.045 ; 4.045 ; 4.045 ; 4.045 ;
; SW[4]      ; GPIO_1[3]   ; 3.338 ; 3.338 ; 3.338 ; 3.338 ;
; SW[4]      ; GPIO_1[4]   ; 4.347 ; 4.347 ; 4.347 ; 4.347 ;
; SW[4]      ; GPIO_1[5]   ; 4.593 ; 4.593 ; 4.593 ; 4.593 ;
; SW[4]      ; GPIO_1[6]   ; 4.487 ; 4.487 ; 4.487 ; 4.487 ;
; SW[4]      ; GPIO_1[7]   ; 4.246 ; 4.246 ; 4.246 ; 4.246 ;
; SW[4]      ; GPIO_1[8]   ; 3.837 ; 3.837 ; 3.837 ; 3.837 ;
; SW[4]      ; GPIO_1[9]   ; 3.974 ; 3.974 ; 3.974 ; 3.974 ;
; SW[4]      ; GPIO_1[10]  ; 4.112 ; 4.112 ; 4.112 ; 4.112 ;
; SW[4]      ; GPIO_1[11]  ; 4.357 ; 4.357 ; 4.357 ; 4.357 ;
; SW[4]      ; GPIO_1[12]  ; 4.112 ; 4.112 ; 4.112 ; 4.112 ;
; SW[4]      ; GPIO_1[13]  ; 4.593 ; 4.593 ; 4.593 ; 4.593 ;
; SW[4]      ; GPIO_1[14]  ; 4.395 ; 4.395 ; 4.395 ; 4.395 ;
; SW[4]      ; GPIO_1[15]  ; 4.708 ; 4.708 ; 4.708 ; 4.708 ;
; SW[4]      ; GPIO_1[16]  ; 4.295 ; 4.295 ; 4.295 ; 4.295 ;
; SW[4]      ; GPIO_1[17]  ; 4.506 ; 4.506 ; 4.506 ; 4.506 ;
; SW[4]      ; GPIO_1[18]  ; 4.278 ; 4.278 ; 4.278 ; 4.278 ;
; SW[4]      ; GPIO_1[19]  ; 4.526 ; 4.526 ; 4.526 ; 4.526 ;
; SW[4]      ; GPIO_1[20]  ; 4.642 ; 4.642 ; 4.642 ; 4.642 ;
; SW[4]      ; GPIO_1[21]  ; 4.642 ; 4.642 ; 4.642 ; 4.642 ;
; SW[4]      ; GPIO_1[22]  ; 4.516 ; 4.516 ; 4.516 ; 4.516 ;
; SW[4]      ; GPIO_1[23]  ; 4.506 ; 4.506 ; 4.506 ; 4.506 ;
; SW[4]      ; GPIO_1[24]  ; 4.632 ; 4.632 ; 4.632 ; 4.632 ;
; SW[4]      ; GPIO_1[25]  ; 4.665 ; 4.665 ; 4.665 ; 4.665 ;
; SW[4]      ; GPIO_1[27]  ; 4.801 ; 4.801 ; 4.801 ; 4.801 ;
; SW[4]      ; GPIO_1[29]  ; 4.801 ; 4.801 ; 4.801 ; 4.801 ;
; SW[4]      ; GPIO_1[30]  ; 5.105 ; 5.105 ; 5.105 ; 5.105 ;
; SW[4]      ; GPIO_1[31]  ; 5.105 ; 5.105 ; 5.105 ; 5.105 ;
; SW[9]      ; GPIO_0[6]   ; 7.282 ; 7.349 ; 7.349 ; 7.282 ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Propagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[1]   ; 4.177 ; 4.177 ; 4.177 ; 4.177 ;
; SW[4]      ; GPIO_0[3]   ;       ; 4.446 ; 4.446 ;       ;
; SW[4]      ; GPIO_0[4]   ;       ; 3.792 ; 3.792 ;       ;
; SW[4]      ; GPIO_0[6]   ; 5.853 ; 4.546 ; 4.546 ; 5.853 ;
; SW[4]      ; GPIO_0[8]   ;       ; 4.513 ; 4.513 ;       ;
; SW[4]      ; GPIO_0[9]   ;       ; 4.458 ; 4.458 ;       ;
; SW[4]      ; GPIO_0[10]  ;       ; 4.782 ; 4.782 ;       ;
; SW[4]      ; GPIO_0[11]  ;       ; 4.634 ; 4.634 ;       ;
; SW[4]      ; GPIO_0[13]  ;       ; 4.520 ; 4.520 ;       ;
; SW[4]      ; GPIO_0[14]  ;       ; 4.408 ; 4.408 ;       ;
; SW[4]      ; GPIO_0[15]  ;       ; 4.398 ; 4.398 ;       ;
; SW[4]      ; GPIO_0[16]  ;       ; 4.230 ; 4.230 ;       ;
; SW[4]      ; GPIO_0[17]  ;       ; 4.199 ; 4.199 ;       ;
; SW[4]      ; GPIO_0[18]  ;       ; 4.174 ; 4.174 ;       ;
; SW[4]      ; GPIO_0[19]  ;       ; 4.484 ; 4.484 ;       ;
; SW[4]      ; GPIO_0[20]  ;       ; 4.167 ; 4.167 ;       ;
; SW[4]      ; GPIO_0[28]  ;       ; 3.618 ; 3.618 ;       ;
; SW[4]      ; GPIO_0[29]  ;       ; 3.668 ; 3.668 ;       ;
; SW[4]      ; GPIO_0[30]  ;       ; 3.665 ; 3.665 ;       ;
; SW[4]      ; GPIO_0[32]  ;       ; 3.697 ; 3.697 ;       ;
; SW[4]      ; GPIO_0[33]  ;       ; 3.738 ; 3.738 ;       ;
; SW[4]      ; GPIO_0[34]  ;       ; 3.651 ; 3.651 ;       ;
; SW[4]      ; GPIO_1[0]   ; 4.045 ; 4.045 ; 4.045 ; 4.045 ;
; SW[4]      ; GPIO_1[3]   ; 3.338 ; 3.338 ; 3.338 ; 3.338 ;
; SW[4]      ; GPIO_1[4]   ; 4.347 ; 4.347 ; 4.347 ; 4.347 ;
; SW[4]      ; GPIO_1[5]   ; 4.593 ; 4.593 ; 4.593 ; 4.593 ;
; SW[4]      ; GPIO_1[6]   ; 4.487 ; 4.487 ; 4.487 ; 4.487 ;
; SW[4]      ; GPIO_1[7]   ; 4.246 ; 4.246 ; 4.246 ; 4.246 ;
; SW[4]      ; GPIO_1[8]   ; 3.837 ; 3.837 ; 3.837 ; 3.837 ;
; SW[4]      ; GPIO_1[9]   ; 3.974 ; 3.974 ; 3.974 ; 3.974 ;
; SW[4]      ; GPIO_1[10]  ; 4.112 ; 4.112 ; 4.112 ; 4.112 ;
; SW[4]      ; GPIO_1[11]  ; 4.357 ; 4.357 ; 4.357 ; 4.357 ;
; SW[4]      ; GPIO_1[12]  ; 4.112 ; 4.112 ; 4.112 ; 4.112 ;
; SW[4]      ; GPIO_1[13]  ; 4.593 ; 4.593 ; 4.593 ; 4.593 ;
; SW[4]      ; GPIO_1[14]  ; 4.395 ; 4.395 ; 4.395 ; 4.395 ;
; SW[4]      ; GPIO_1[15]  ; 4.708 ; 4.708 ; 4.708 ; 4.708 ;
; SW[4]      ; GPIO_1[16]  ; 4.295 ; 4.295 ; 4.295 ; 4.295 ;
; SW[4]      ; GPIO_1[17]  ; 4.506 ; 4.506 ; 4.506 ; 4.506 ;
; SW[4]      ; GPIO_1[18]  ; 4.278 ; 4.278 ; 4.278 ; 4.278 ;
; SW[4]      ; GPIO_1[19]  ; 4.526 ; 4.526 ; 4.526 ; 4.526 ;
; SW[4]      ; GPIO_1[20]  ; 4.642 ; 4.642 ; 4.642 ; 4.642 ;
; SW[4]      ; GPIO_1[21]  ; 4.642 ; 4.642 ; 4.642 ; 4.642 ;
; SW[4]      ; GPIO_1[22]  ; 4.516 ; 4.516 ; 4.516 ; 4.516 ;
; SW[4]      ; GPIO_1[23]  ; 4.506 ; 4.506 ; 4.506 ; 4.506 ;
; SW[4]      ; GPIO_1[24]  ; 4.632 ; 4.632 ; 4.632 ; 4.632 ;
; SW[4]      ; GPIO_1[25]  ; 4.665 ; 4.665 ; 4.665 ; 4.665 ;
; SW[4]      ; GPIO_1[27]  ; 4.801 ; 4.801 ; 4.801 ; 4.801 ;
; SW[4]      ; GPIO_1[29]  ; 4.801 ; 4.801 ; 4.801 ; 4.801 ;
; SW[4]      ; GPIO_1[30]  ; 5.105 ; 5.105 ; 5.105 ; 5.105 ;
; SW[4]      ; GPIO_1[31]  ; 5.105 ; 5.105 ; 5.105 ; 5.105 ;
; SW[9]      ; GPIO_0[6]   ; 6.316 ; 6.316 ; 6.316 ; 6.316 ;
+------------+-------------+-------+-------+-------+-------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 2.111 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.393 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.393 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.380 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.380 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.141 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.111 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.151 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.151 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.546 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.546 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.535 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.535 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 2.390 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 2.390 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 2.390 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 2.390 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.835 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.835 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 3.118 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]   ; CLOCK_50   ; 3.118 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 3.420 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 3.666 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 3.560 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 3.572 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 3.163 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 3.300 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 3.438 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]  ; CLOCK_50   ; 3.430 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 3.438 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]  ; CLOCK_50   ; 3.666 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 3.721 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]  ; CLOCK_50   ; 3.781 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 3.621 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]  ; CLOCK_50   ; 3.579 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 3.604 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]  ; CLOCK_50   ; 3.599 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 3.715 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 3.715 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 3.589 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 3.579 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 3.705 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 3.738 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 3.874 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 3.874 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 4.178 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]  ; CLOCK_50   ; 4.178 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.824 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.651 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.843 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.853 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.651 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.661 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 2.887 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.887 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.992 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.002 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.817 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.817 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.821 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.807 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.745 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.831 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.708 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 2.111 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.393 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.393 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.380 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.380 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.141 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.111 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.151 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.151 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.546 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.546 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.535 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.535 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 2.390 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 2.390 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 2.390 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 2.390 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.774 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.774 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 3.118 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]   ; CLOCK_50   ; 3.118 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 3.420 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 3.666 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 3.560 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 3.572 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 3.163 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 3.300 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 3.438 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]  ; CLOCK_50   ; 3.430 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 3.438 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]  ; CLOCK_50   ; 3.666 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 3.721 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]  ; CLOCK_50   ; 3.781 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 3.621 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]  ; CLOCK_50   ; 3.579 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 3.604 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]  ; CLOCK_50   ; 3.599 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 3.715 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 3.715 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 3.589 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 3.579 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 3.705 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 3.738 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 3.874 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 3.874 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 4.178 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]  ; CLOCK_50   ; 4.178 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.824 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.651 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.843 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.853 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.651 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.661 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 2.887 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.887 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.992 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.002 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.817 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.817 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.821 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.807 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.745 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.831 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.708 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 2.111     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.393     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.393     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.380     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.380     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.141     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.111     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.151     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.151     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.546     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.546     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.535     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.535     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 2.390     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 2.390     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 2.390     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 2.390     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.835     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.835     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 3.118     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]   ; CLOCK_50   ; 3.118     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 3.420     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 3.666     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 3.560     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 3.572     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 3.163     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 3.300     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 3.438     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]  ; CLOCK_50   ; 3.430     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 3.438     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]  ; CLOCK_50   ; 3.666     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 3.721     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]  ; CLOCK_50   ; 3.781     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 3.621     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]  ; CLOCK_50   ; 3.579     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 3.604     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]  ; CLOCK_50   ; 3.599     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 3.715     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 3.715     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 3.589     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 3.579     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 3.705     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 3.738     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 3.874     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 3.874     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 4.178     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]  ; CLOCK_50   ; 4.178     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.824     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.651     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.843     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.853     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.651     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.661     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 2.887     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.887     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.992     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.002     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.817     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.817     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.821     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.807     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.745     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.831     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.708     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 2.111     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.393     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.393     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.380     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.380     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.141     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.111     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.151     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.151     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.546     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.546     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.535     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.535     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 2.390     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 2.390     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 2.390     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 2.390     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.774     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.774     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 3.118     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]   ; CLOCK_50   ; 3.118     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 3.420     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 3.666     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 3.560     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 3.572     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 3.163     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 3.300     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 3.438     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]  ; CLOCK_50   ; 3.430     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 3.438     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]  ; CLOCK_50   ; 3.666     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 3.721     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]  ; CLOCK_50   ; 3.781     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 3.621     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]  ; CLOCK_50   ; 3.579     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 3.604     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]  ; CLOCK_50   ; 3.599     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 3.715     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 3.715     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 3.589     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 3.579     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 3.705     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 3.738     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 3.874     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 3.874     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 4.178     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]  ; CLOCK_50   ; 4.178     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.824     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.651     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.843     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.853     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.651     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.661     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 2.887     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.887     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.992     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.002     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.817     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.817     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.821     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.807     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.745     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.831     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.708     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+---------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                         ;
+----------------------------------+-------+-------+----------+---------+---------------------+
; Clock                            ; Setup ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+-------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; 0.028 ; 0.215 ; 10.716   ; 2.310   ; 3.236               ;
;  CLOCK_50                        ; N/A   ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 2.688 ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; 0.028 ; 0.215 ; 10.716   ; 2.310   ; 6.131               ;
; Design-wide TNS                  ; 0.0   ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A   ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000 ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; 0.000 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+-------+-------+----------+---------+---------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 8.403  ; 8.403  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.575  ; 7.575  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.239  ; 7.239  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 8.118  ; 8.118  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 8.094  ; 8.094  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 8.403  ; 8.403  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.865  ; 7.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.534  ; 7.534  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.933  ; 7.933  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.163  ; 7.163  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.031  ; 7.031  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.995  ; 6.995  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.122  ; 7.122  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 8.070  ; 8.070  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.718  ; 7.718  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.390  ; 7.390  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.242  ; 7.242  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 8.919  ; 8.919  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 8.919  ; 8.919  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 8.185  ; 8.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.363  ; 6.363  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 8.242  ; 8.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.980  ; 6.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.657  ; 6.657  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 7.315  ; 7.315  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 7.412  ; 7.412  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.811  ; 6.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 7.068  ; 7.068  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 7.006  ; 7.006  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 7.115  ; 7.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 7.076  ; 7.076  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 7.338  ; 7.338  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 7.546  ; 7.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.177  ; 6.177  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 7.480  ; 7.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 7.179  ; 7.179  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.552  ; 6.552  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]  ; CLOCK_50   ; 6.613  ; 6.613  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.929  ; 7.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]   ; CLOCK_50   ; 7.549  ; 7.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 7.505  ; 7.505  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; 7.660  ; 7.660  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; 7.767  ; 7.767  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; 7.929  ; 7.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; 7.372  ; 7.372  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; 7.366  ; 7.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; 7.736  ; 7.736  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; 7.785  ; 7.785  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 7.020  ; 7.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.675  ; 8.675  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 6.973  ; 6.973  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.092  ; 7.092  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.184  ; 7.184  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 18.234 ; 18.234 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 16.266 ; 16.266 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 18.185 ; 18.185 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 17.674 ; 17.674 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 17.270 ; 17.270 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 17.620 ; 17.620 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 16.468 ; 16.468 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 17.526 ; 17.526 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 17.236 ; 17.236 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 16.599 ; 16.599 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 18.234 ; 18.234 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 17.928 ; 17.928 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 17.086 ; 17.086 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 17.940 ; 17.940 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 16.521 ; 16.521 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 16.699 ; 16.699 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 16.489 ; 16.489 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 16.139 ; 16.139 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 16.139 ; 16.139 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 3.671  ; 3.671  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 3.796  ; 3.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.087  ; 4.087  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 14.926 ; 14.926 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 14.686 ; 14.686 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 6.898  ; 6.898  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.739 ; -3.739 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -4.069 ; -4.069 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.916 ; -3.916 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -4.222 ; -4.222 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -4.029 ; -4.029 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -4.133 ; -4.133 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -4.170 ; -4.170 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -4.069 ; -4.069 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -4.011 ; -4.011 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.805 ; -3.805 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.765 ; -3.765 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.858 ; -3.858 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.789 ; -3.789 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.739 ; -3.739 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -4.053 ; -4.053 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.920 ; -3.920 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.920 ; -3.920 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.512 ; -3.512 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; -4.253 ; -4.253 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -4.048 ; -4.048 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; -3.575 ; -3.575 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; -4.346 ; -4.346 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; -3.847 ; -3.847 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.703 ; -3.703 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; -4.043 ; -4.043 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -4.093 ; -4.093 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -3.810 ; -3.810 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -3.905 ; -3.905 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -3.867 ; -3.867 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -3.930 ; -3.930 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -3.928 ; -3.928 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; -4.090 ; -4.090 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; -4.158 ; -4.158 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; -3.512 ; -3.512 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; -4.089 ; -4.089 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; -3.925 ; -3.925 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -3.675 ; -3.675 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]  ; CLOCK_50   ; -3.724 ; -3.724 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.875 ; -3.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]   ; CLOCK_50   ; -4.076 ; -4.076 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -4.166 ; -4.166 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]   ; CLOCK_50   ; -4.189 ; -4.189 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]   ; CLOCK_50   ; -4.227 ; -4.227 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]  ; CLOCK_50   ; -4.332 ; -4.332 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]  ; CLOCK_50   ; -4.062 ; -4.062 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]  ; CLOCK_50   ; -4.051 ; -4.051 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]  ; CLOCK_50   ; -4.287 ; -4.287 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]  ; CLOCK_50   ; -4.285 ; -4.285 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.875 ; -3.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -3.950 ; -3.950 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.934 ; -3.934 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.913 ; -3.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -3.984 ; -3.984 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.596 ; -4.596 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.178 ; -5.178 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.121 ; -5.121 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.041 ; -5.041 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -4.631 ; -4.631 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.248 ; -5.248 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.229 ; -5.229 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -5.467 ; -5.467 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.021 ; -5.021 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -4.663 ; -4.663 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -4.611 ; -4.611 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -5.182 ; -5.182 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -4.596 ; -4.596 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.851 ; -4.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -4.852 ; -4.852 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -5.005 ; -5.005 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -4.770 ; -4.770 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.375 ; -1.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -1.596 ; -1.596 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -1.600 ; -1.600 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.455 ; -1.455 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -1.763 ; -1.763 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.375 ; -1.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -3.123 ; -3.123 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.752 ; -3.752 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.674  ; 5.674  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 6.541  ; 6.541  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.697  ; 5.697  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.877  ; 5.877  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.977  ; 5.977  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 5.563  ; 5.563  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.783  ; 5.783  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 5.921  ; 5.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 6.648  ; 6.648  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 5.864  ; 5.864  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 6.066  ; 6.066  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 6.172  ; 6.172  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 6.296  ; 6.296  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.779  ; 3.779  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.982  ; 5.982  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.899  ; 5.899  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.926  ; 5.926  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.959  ; 5.959  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.623  ; 5.623  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.982  ; 5.982  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.908  ; 5.908  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.950  ; 5.950  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.937  ; 5.937  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.911  ; 4.911  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.983  ; 4.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.885  ; 4.885  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.223  ; 5.223  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.397  ; 5.397  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.271  ; 5.271  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.256  ; 5.256  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.278  ; 5.278  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.987  ; 4.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 6.264  ; 6.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.588  ; 4.588  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 5.954  ; 5.954  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.807  ; 5.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 20.419 ; 20.419 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 6.733  ; 6.733  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]     ; CLOCK_50   ; 7.047  ; 7.047  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[4]     ; CLOCK_50   ; 6.823  ; 6.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 20.419 ; 20.419 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 6.890  ; 6.890  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]     ; CLOCK_50   ; 6.605  ; 6.605  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 7.528  ; 7.528  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 7.363  ; 7.363  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 7.627  ; 7.627  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 7.322  ; 7.322  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 6.991  ; 6.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 6.280  ; 6.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 7.056  ; 7.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 7.381  ; 7.381  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 6.641  ; 6.641  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.241  ; 5.241  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 6.399  ; 6.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 5.471  ; 5.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 5.569  ; 5.569  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 5.437  ; 5.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 6.136  ; 6.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 5.293  ; 5.293  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 5.989  ; 5.989  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 5.983  ; 5.983  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 5.859  ; 5.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 5.352  ; 5.352  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]     ; CLOCK_50   ; 6.042  ; 6.042  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]     ; CLOCK_50   ; 5.906  ; 5.906  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]     ; CLOCK_50   ; 5.394  ; 5.394  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]     ; CLOCK_50   ; 5.276  ; 5.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]    ; CLOCK_50   ; 5.561  ; 5.561  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]    ; CLOCK_50   ; 5.869  ; 5.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]    ; CLOCK_50   ; 5.557  ; 5.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]    ; CLOCK_50   ; 5.335  ; 5.335  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]    ; CLOCK_50   ; 6.136  ; 6.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]    ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]    ; CLOCK_50   ; 5.563  ; 5.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]    ; CLOCK_50   ; 5.823  ; 5.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]    ; CLOCK_50   ; 5.975  ; 5.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]    ; CLOCK_50   ; 5.575  ; 5.575  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 5.233  ; 5.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 5.240  ; 5.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 5.686  ; 5.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 5.705  ; 5.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 5.221  ; 5.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]    ; CLOCK_50   ; 5.190  ; 5.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.039  ; 6.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 5.178  ; 5.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 5.616  ; 5.616  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]    ; CLOCK_50   ; 5.788  ; 5.788  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.173  ; 4.173  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.185  ; 4.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 7.160  ; 7.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 5.198  ; 5.198  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 6.269  ; 6.269  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 7.160  ; 7.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 7.031  ; 7.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.809  ; 4.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.768  ; 4.768  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.760  ; 4.760  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 16.638 ; 16.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 10.477 ; 10.477 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 9.425  ; 9.425  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 9.652  ; 9.652  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.251  ; 9.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 9.684  ; 9.684  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 10.351 ; 10.351 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 12.171 ; 12.171 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.342  ; 8.342  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.474  ; 8.474  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 8.995  ; 8.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.784  ; 9.784  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 9.734  ; 9.734  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 8.664  ; 8.664  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 16.638 ; 16.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 16.307 ; 16.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 15.325 ; 15.325 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 15.923 ; 15.923 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 14.280 ; 14.280 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.007  ; 5.007  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.454  ; 4.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.456  ; 4.456  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.732  ; 4.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.778  ; 4.778  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.767  ; 4.767  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.432  ; 4.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.786  ; 4.786  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.700  ; 4.700  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.704  ; 4.704  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.417  ; 4.417  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.451  ; 4.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.450  ; 4.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.438  ; 4.438  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.428  ; 4.428  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.007  ; 5.007  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.695  ; 8.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 5.994  ; 5.994  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 9.236  ; 9.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 7.566  ; 7.566  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.191  ; 5.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 11.763 ; 11.763 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 10.719 ; 10.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 10.884 ; 10.884 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 10.547 ; 10.547 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 11.763 ; 11.763 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 10.640 ; 10.640 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 10.369 ; 10.369 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 10.244 ; 10.244 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 10.640 ; 10.640 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 10.336 ; 10.336 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.555  ; 6.555  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 11.454 ; 11.454 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 10.606 ; 10.606 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 10.540 ; 10.540 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 10.887 ; 10.887 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 11.454 ; 11.454 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.656  ; 5.656  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 2.250  ; 2.250  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.686  ; 2.686  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.325  ; 2.325  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.610  ; 2.610  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.342  ; 2.342  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.329  ; 2.329  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.435  ; 2.435  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.250  ; 2.250  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.282  ; 2.282  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 2.270  ; 2.270  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.667  ; 2.667  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 2.319  ; 2.319  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.452  ; 2.452  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.561  ; 2.561  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.520  ; 2.520  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.519  ; 1.519  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.943  ; 1.943  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.356  ; 2.356  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.372  ; 2.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.390  ; 2.390  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.289  ; 2.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.351  ; 2.351  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.396  ; 2.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.955  ; 1.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.000  ; 2.000  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.943  ; 1.943  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.069  ; 2.069  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.164  ; 2.164  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.103  ; 2.103  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.109  ; 2.109  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.500  ; 2.500  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.865  ; 1.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 2.421  ; 2.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.345  ; 2.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.858  ; 2.858  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]     ; CLOCK_50   ; 2.866  ; 2.866  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[4]     ; CLOCK_50   ; 2.874  ; 2.874  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.729  ; 2.729  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.783  ; 2.783  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]     ; CLOCK_50   ; 2.728  ; 2.728  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 3.047  ; 3.047  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.902  ; 2.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 3.178  ; 3.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 3.066  ; 3.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 3.056  ; 3.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.888  ; 2.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.467  ; 2.467  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.443  ; 2.443  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.753  ; 2.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.433  ; 2.433  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.311  ; 2.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.638  ; 2.638  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.326  ; 2.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.324  ; 2.324  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.294  ; 2.294  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.178  ; 2.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 2.600  ; 2.600  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.588  ; 2.588  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.502  ; 2.502  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 2.331  ; 2.331  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]     ; CLOCK_50   ; 2.630  ; 2.630  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]     ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[8]     ; CLOCK_50   ; 2.358  ; 2.358  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[9]     ; CLOCK_50   ; 2.281  ; 2.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[10]    ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[11]    ; CLOCK_50   ; 2.514  ; 2.514  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[12]    ; CLOCK_50   ; 2.387  ; 2.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[13]    ; CLOCK_50   ; 2.321  ; 2.321  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[14]    ; CLOCK_50   ; 2.617  ; 2.617  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[15]    ; CLOCK_50   ; 2.501  ; 2.501  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[16]    ; CLOCK_50   ; 2.366  ; 2.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[17]    ; CLOCK_50   ; 2.489  ; 2.489  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[18]    ; CLOCK_50   ; 2.537  ; 2.537  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[19]    ; CLOCK_50   ; 2.364  ; 2.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.277  ; 2.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.234  ; 2.234  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.493  ; 2.493  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.454  ; 2.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.267  ; 2.267  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]    ; CLOCK_50   ; 2.192  ; 2.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.507  ; 2.507  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.178  ; 2.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.391  ; 2.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[31]    ; CLOCK_50   ; 2.481  ; 2.481  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.738  ; 1.738  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.747  ; 1.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.003  ; 2.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.272  ; 2.272  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.003  ; 2.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.546  ; 2.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.845  ; 2.845  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.953  ; 2.953  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.945  ; 1.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.913  ; 1.913  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.549  ; 2.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.406  ; 3.406  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.013  ; 3.013  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.407  ; 3.407  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.920  ; 2.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.005  ; 3.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.843  ; 2.843  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.624  ; 3.624  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.608  ; 2.608  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.549  ; 2.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.818  ; 2.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.213  ; 3.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.332  ; 3.332  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.936  ; 2.936  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.705  ; 3.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.998  ; 3.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 3.540  ; 3.540  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.883  ; 3.883  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 4.039  ; 4.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.867  ; 1.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.901  ; 1.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.907  ; 1.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.005  ; 2.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.037  ; 2.037  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.023  ; 2.023  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.943  ; 1.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.884  ; 1.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.038  ; 2.038  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.977  ; 1.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.867  ; 1.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.888  ; 1.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.884  ; 1.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.878  ; 1.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.093  ; 2.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.708  ; 2.708  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.475  ; 2.475  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.891  ; 2.891  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.131  ; 3.131  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.134  ; 2.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.613  ; 2.613  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.681  ; 2.681  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.853  ; 2.853  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.734  ; 2.734  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.613  ; 2.613  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.625  ; 2.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.798  ; 2.798  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.625  ; 2.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.668  ; 2.668  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.650  ; 2.650  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.710  ; 2.710  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.770  ; 2.770  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.770  ; 2.770  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.805  ; 2.805  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.830  ; 2.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 3.079  ; 3.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.402  ; 2.402  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------+
; Progagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[1]   ; 8.799  ; 8.799  ; 8.799  ; 8.799  ;
; SW[4]      ; GPIO_0[3]   ;        ; 9.462  ; 9.462  ;        ;
; SW[4]      ; GPIO_0[4]   ;        ; 7.832  ; 7.832  ;        ;
; SW[4]      ; GPIO_0[6]   ; 19.195 ; 19.195 ; 19.195 ; 19.195 ;
; SW[4]      ; GPIO_0[8]   ;        ; 9.634  ; 9.634  ;        ;
; SW[4]      ; GPIO_0[9]   ;        ; 9.369  ; 9.369  ;        ;
; SW[4]      ; GPIO_0[10]  ;        ; 10.281 ; 10.281 ;        ;
; SW[4]      ; GPIO_0[11]  ;        ; 9.858  ; 9.858  ;        ;
; SW[4]      ; GPIO_0[13]  ;        ; 9.811  ; 9.811  ;        ;
; SW[4]      ; GPIO_0[14]  ;        ; 9.506  ; 9.506  ;        ;
; SW[4]      ; GPIO_0[15]  ;        ; 9.496  ; 9.496  ;        ;
; SW[4]      ; GPIO_0[16]  ;        ; 9.175  ; 9.175  ;        ;
; SW[4]      ; GPIO_0[17]  ;        ; 8.757  ; 8.757  ;        ;
; SW[4]      ; GPIO_0[18]  ;        ; 8.729  ; 8.729  ;        ;
; SW[4]      ; GPIO_0[19]  ;        ; 9.782  ; 9.782  ;        ;
; SW[4]      ; GPIO_0[20]  ;        ; 8.728  ; 8.728  ;        ;
; SW[4]      ; GPIO_0[28]  ;        ; 7.602  ; 7.602  ;        ;
; SW[4]      ; GPIO_0[29]  ;        ; 7.720  ; 7.720  ;        ;
; SW[4]      ; GPIO_0[30]  ;        ; 7.711  ; 7.711  ;        ;
; SW[4]      ; GPIO_0[32]  ;        ; 7.768  ; 7.768  ;        ;
; SW[4]      ; GPIO_0[33]  ;        ; 7.935  ; 7.935  ;        ;
; SW[4]      ; GPIO_0[34]  ;        ; 7.706  ; 7.706  ;        ;
; SW[4]      ; GPIO_1[0]   ; 8.459  ; 8.459  ; 8.459  ; 8.459  ;
; SW[4]      ; GPIO_1[3]   ; 6.673  ; 6.673  ; 6.673  ; 6.673  ;
; SW[4]      ; GPIO_1[4]   ; 9.302  ; 9.302  ; 9.302  ; 9.302  ;
; SW[4]      ; GPIO_1[5]   ; 9.912  ; 9.912  ; 9.912  ; 9.912  ;
; SW[4]      ; GPIO_1[6]   ; 9.630  ; 9.630  ; 9.630  ; 9.630  ;
; SW[4]      ; GPIO_1[7]   ; 9.100  ; 9.100  ; 9.100  ; 9.100  ;
; SW[4]      ; GPIO_1[8]   ; 8.105  ; 8.105  ; 8.105  ; 8.105  ;
; SW[4]      ; GPIO_1[9]   ; 8.459  ; 8.459  ; 8.459  ; 8.459  ;
; SW[4]      ; GPIO_1[10]  ; 8.786  ; 8.786  ; 8.786  ; 8.786  ;
; SW[4]      ; GPIO_1[11]  ; 9.312  ; 9.312  ; 9.312  ; 9.312  ;
; SW[4]      ; GPIO_1[12]  ; 8.786  ; 8.786  ; 8.786  ; 8.786  ;
; SW[4]      ; GPIO_1[13]  ; 9.912  ; 9.912  ; 9.912  ; 9.912  ;
; SW[4]      ; GPIO_1[14]  ; 9.456  ; 9.456  ; 9.456  ; 9.456  ;
; SW[4]      ; GPIO_1[15]  ; 10.202 ; 10.202 ; 10.202 ; 10.202 ;
; SW[4]      ; GPIO_1[16]  ; 9.380  ; 9.380  ; 9.380  ; 9.380  ;
; SW[4]      ; GPIO_1[17]  ; 9.839  ; 9.839  ; 9.839  ; 9.839  ;
; SW[4]      ; GPIO_1[18]  ; 9.353  ; 9.353  ; 9.353  ; 9.353  ;
; SW[4]      ; GPIO_1[19]  ; 9.859  ; 9.859  ; 9.859  ; 9.859  ;
; SW[4]      ; GPIO_1[20]  ; 10.175 ; 10.175 ; 10.175 ; 10.175 ;
; SW[4]      ; GPIO_1[21]  ; 10.175 ; 10.175 ; 10.175 ; 10.175 ;
; SW[4]      ; GPIO_1[22]  ; 9.849  ; 9.849  ; 9.849  ; 9.849  ;
; SW[4]      ; GPIO_1[23]  ; 9.839  ; 9.839  ; 9.839  ; 9.839  ;
; SW[4]      ; GPIO_1[24]  ; 10.165 ; 10.165 ; 10.165 ; 10.165 ;
; SW[4]      ; GPIO_1[25]  ; 10.216 ; 10.216 ; 10.216 ; 10.216 ;
; SW[4]      ; GPIO_1[27]  ; 10.562 ; 10.562 ; 10.562 ; 10.562 ;
; SW[4]      ; GPIO_1[29]  ; 10.562 ; 10.562 ; 10.562 ; 10.562 ;
; SW[4]      ; GPIO_1[30]  ; 11.274 ; 11.274 ; 11.274 ; 11.274 ;
; SW[4]      ; GPIO_1[31]  ; 11.274 ; 11.274 ; 11.274 ; 11.274 ;
; SW[9]      ; GPIO_0[6]   ; 17.536 ; 17.645 ; 17.645 ; 17.536 ;
+------------+-------------+--------+--------+--------+--------+


+----------------------------------------------------------+
; Minimum Progagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[1]   ; 4.177 ; 4.177 ; 4.177 ; 4.177 ;
; SW[4]      ; GPIO_0[3]   ;       ; 4.446 ; 4.446 ;       ;
; SW[4]      ; GPIO_0[4]   ;       ; 3.792 ; 3.792 ;       ;
; SW[4]      ; GPIO_0[6]   ; 5.853 ; 4.546 ; 4.546 ; 5.853 ;
; SW[4]      ; GPIO_0[8]   ;       ; 4.513 ; 4.513 ;       ;
; SW[4]      ; GPIO_0[9]   ;       ; 4.458 ; 4.458 ;       ;
; SW[4]      ; GPIO_0[10]  ;       ; 4.782 ; 4.782 ;       ;
; SW[4]      ; GPIO_0[11]  ;       ; 4.634 ; 4.634 ;       ;
; SW[4]      ; GPIO_0[13]  ;       ; 4.520 ; 4.520 ;       ;
; SW[4]      ; GPIO_0[14]  ;       ; 4.408 ; 4.408 ;       ;
; SW[4]      ; GPIO_0[15]  ;       ; 4.398 ; 4.398 ;       ;
; SW[4]      ; GPIO_0[16]  ;       ; 4.230 ; 4.230 ;       ;
; SW[4]      ; GPIO_0[17]  ;       ; 4.199 ; 4.199 ;       ;
; SW[4]      ; GPIO_0[18]  ;       ; 4.174 ; 4.174 ;       ;
; SW[4]      ; GPIO_0[19]  ;       ; 4.484 ; 4.484 ;       ;
; SW[4]      ; GPIO_0[20]  ;       ; 4.167 ; 4.167 ;       ;
; SW[4]      ; GPIO_0[28]  ;       ; 3.618 ; 3.618 ;       ;
; SW[4]      ; GPIO_0[29]  ;       ; 3.668 ; 3.668 ;       ;
; SW[4]      ; GPIO_0[30]  ;       ; 3.665 ; 3.665 ;       ;
; SW[4]      ; GPIO_0[32]  ;       ; 3.697 ; 3.697 ;       ;
; SW[4]      ; GPIO_0[33]  ;       ; 3.738 ; 3.738 ;       ;
; SW[4]      ; GPIO_0[34]  ;       ; 3.651 ; 3.651 ;       ;
; SW[4]      ; GPIO_1[0]   ; 4.045 ; 4.045 ; 4.045 ; 4.045 ;
; SW[4]      ; GPIO_1[3]   ; 3.338 ; 3.338 ; 3.338 ; 3.338 ;
; SW[4]      ; GPIO_1[4]   ; 4.347 ; 4.347 ; 4.347 ; 4.347 ;
; SW[4]      ; GPIO_1[5]   ; 4.593 ; 4.593 ; 4.593 ; 4.593 ;
; SW[4]      ; GPIO_1[6]   ; 4.487 ; 4.487 ; 4.487 ; 4.487 ;
; SW[4]      ; GPIO_1[7]   ; 4.246 ; 4.246 ; 4.246 ; 4.246 ;
; SW[4]      ; GPIO_1[8]   ; 3.837 ; 3.837 ; 3.837 ; 3.837 ;
; SW[4]      ; GPIO_1[9]   ; 3.974 ; 3.974 ; 3.974 ; 3.974 ;
; SW[4]      ; GPIO_1[10]  ; 4.112 ; 4.112 ; 4.112 ; 4.112 ;
; SW[4]      ; GPIO_1[11]  ; 4.357 ; 4.357 ; 4.357 ; 4.357 ;
; SW[4]      ; GPIO_1[12]  ; 4.112 ; 4.112 ; 4.112 ; 4.112 ;
; SW[4]      ; GPIO_1[13]  ; 4.593 ; 4.593 ; 4.593 ; 4.593 ;
; SW[4]      ; GPIO_1[14]  ; 4.395 ; 4.395 ; 4.395 ; 4.395 ;
; SW[4]      ; GPIO_1[15]  ; 4.708 ; 4.708 ; 4.708 ; 4.708 ;
; SW[4]      ; GPIO_1[16]  ; 4.295 ; 4.295 ; 4.295 ; 4.295 ;
; SW[4]      ; GPIO_1[17]  ; 4.506 ; 4.506 ; 4.506 ; 4.506 ;
; SW[4]      ; GPIO_1[18]  ; 4.278 ; 4.278 ; 4.278 ; 4.278 ;
; SW[4]      ; GPIO_1[19]  ; 4.526 ; 4.526 ; 4.526 ; 4.526 ;
; SW[4]      ; GPIO_1[20]  ; 4.642 ; 4.642 ; 4.642 ; 4.642 ;
; SW[4]      ; GPIO_1[21]  ; 4.642 ; 4.642 ; 4.642 ; 4.642 ;
; SW[4]      ; GPIO_1[22]  ; 4.516 ; 4.516 ; 4.516 ; 4.516 ;
; SW[4]      ; GPIO_1[23]  ; 4.506 ; 4.506 ; 4.506 ; 4.506 ;
; SW[4]      ; GPIO_1[24]  ; 4.632 ; 4.632 ; 4.632 ; 4.632 ;
; SW[4]      ; GPIO_1[25]  ; 4.665 ; 4.665 ; 4.665 ; 4.665 ;
; SW[4]      ; GPIO_1[27]  ; 4.801 ; 4.801 ; 4.801 ; 4.801 ;
; SW[4]      ; GPIO_1[29]  ; 4.801 ; 4.801 ; 4.801 ; 4.801 ;
; SW[4]      ; GPIO_1[30]  ; 5.105 ; 5.105 ; 5.105 ; 5.105 ;
; SW[4]      ; GPIO_1[31]  ; 5.105 ; 5.105 ; 5.105 ; 5.105 ;
; SW[9]      ; GPIO_0[6]   ; 6.316 ; 6.316 ; 6.316 ; 6.316 ;
+------------+-------------+-------+-------+-------+-------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 43526611 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 43526611 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6500     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6500     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


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; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 75    ; 75   ;
; Unconstrained Input Port Paths  ; 2432  ; 2432 ;
; Unconstrained Output Ports      ; 153   ; 153  ;
; Unconstrained Output Port Paths ; 871   ; 871  ;
+---------------------------------+-------+------+


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; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Sat Jul  4 15:05:02 2015
Info: Command: quartus_sta atari800core -c atari800core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari800core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Info (332146): Worst-case setup slack is 0.028
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.028         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):     2.688         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 10.716
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    10.716         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 4.325
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     4.325         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info (332146): Worst-case setup slack is 6.395
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     6.395         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     7.002         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 14.128
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    14.128         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 2.310
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     2.310         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 2 warnings
    Info: Peak virtual memory: 451 megabytes
    Info: Processing ended: Sat Jul  4 15:05:10 2015
    Info: Elapsed time: 00:00:08
    Info: Total CPU time (on all processors): 00:00:08


