TimeQuest Timing Analyzer report for atari800core
Sat Jul  4 14:58:20 2015
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


---------------------
; Table of Contents ;
---------------------
  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Propagation Delay
 26. Minimum Propagation Delay
 27. Output Enable Times
 28. Minimum Output Enable Times
 29. Output Disable Times
 30. Minimum Output Disable Times
 31. Fast Model Setup Summary
 32. Fast Model Hold Summary
 33. Fast Model Recovery Summary
 34. Fast Model Removal Summary
 35. Fast Model Minimum Pulse Width Summary
 36. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 37. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 38. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 39. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 41. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 43. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 44. Fast Model Minimum Pulse Width: 'CLOCK_50'
 45. Setup Times
 46. Hold Times
 47. Clock to Output Times
 48. Minimum Clock to Output Times
 49. Propagation Delay
 50. Minimum Propagation Delay
 51. Output Enable Times
 52. Minimum Output Enable Times
 53. Output Disable Times
 54. Minimum Output Disable Times
 55. Multicorner Timing Analysis Summary
 56. Setup Times
 57. Hold Times
 58. Clock to Output Times
 59. Minimum Clock to Output Times
 60. Progagation Delay
 61. Minimum Progagation Delay
 62. Setup Transfers
 63. Hold Transfers
 64. Recovery Transfers
 65. Removal Transfers
 66. Report TCCS
 67. Report RSKM
 68. Unconstrained Paths
 69. TimeQuest Timing Analyzer Messages



----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
(including device programming or simulation files), and any 
associated documentation or information are expressly subject 
to the terms and conditions of the Altera Program License 
Subscription Agreement, Altera MegaCore Function License 
Agreement, or other applicable license agreement, including, 
without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
Altera or its authorized distributors.  Please refer to the 
applicable agreement for further details.



+----------------------------------------------------------------------------------------+
; TimeQuest Timing Analyzer Summary                                                      ;
+--------------------+-------------------------------------------------------------------+
; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari800core                                                      ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
+--------------------+-------------------------------------------------------------------+


+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ; < 0.1%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+------------------------------------------------------+
; SDC File List                                        ;
+------------------+--------+--------------------------+
; SDC File Path    ; Status ; Read at                  ;
+------------------+--------+--------------------------+
; atari800core.sdc ; OK     ; Sat Jul  4 14:58:16 2015 ;
+------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+-----------------------------------------------------------------------+
; Slow Model Fmax Summary                                               ;
+------------+-----------------+---------------------------------+------+
; Fmax       ; Restricted Fmax ; Clock Name                      ; Note ;
+------------+-----------------+---------------------------------+------+
; 58.51 MHz  ; 58.51 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 166.53 MHz ; 166.53 MHz      ; pll|altpll_component|pll|clk[0] ;      ;
+------------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+---------------------------------------------------------+
; Slow Model Setup Summary                                ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 0.299 ; 0.000         ;
; pll|altpll_component|pll|clk[0] ; 2.491 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 11.497 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 4.467 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                ;
+-------+----------------------------------------------------------------------+------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                            ; To Node                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------+------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.299 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 17.119     ;
; 0.299 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 17.119     ;
; 0.427 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|antic:antic1|dma_address_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 17.001     ;
; 0.436 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp2_reg[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.989     ;
; 0.436 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp2_reg[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.989     ;
; 0.436 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp2_reg[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.989     ;
; 0.436 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp2_reg[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.989     ;
; 0.436 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp2_reg[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.989     ;
; 0.436 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp2_reg[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.989     ;
; 0.440 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|addr_r[18]     ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[31]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.012      ; 17.001     ;
; 0.465 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 16.954     ;
; 0.465 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 16.954     ;
; 0.473 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 16.943     ;
; 0.473 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 16.943     ;
; 0.477 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 16.940     ;
; 0.477 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 16.940     ;
; 0.534 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|read_en_r      ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[31]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.890     ;
; 0.534 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 16.883     ;
; 0.534 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 16.883     ;
; 0.558 ; atari800core:atari800|antic:antic1|allow_real_dma_reg                ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 16.860     ;
; 0.558 ; atari800core:atari800|antic:antic1|allow_real_dma_reg                ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 16.860     ;
; 0.564 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|addr_r[11]     ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[31]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.861     ;
; 0.576 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[17]                 ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 16.839     ;
; 0.576 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[17]                 ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 16.839     ;
; 0.583 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp1_reg[7]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 16.838     ;
; 0.583 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp1_reg[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 16.838     ;
; 0.583 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp1_reg[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 16.838     ;
; 0.583 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp1_reg[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 16.838     ;
; 0.583 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp1_reg[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 16.838     ;
; 0.583 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp1_reg[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 16.838     ;
; 0.583 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp1_reg[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 16.838     ;
; 0.583 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp1_reg[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 16.838     ;
; 0.593 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|antic:antic1|dma_address_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 16.836     ;
; 0.594 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafm_reg[2]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 16.824     ;
; 0.594 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafm_reg[3]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 16.824     ;
; 0.601 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|antic:antic1|dma_address_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.825     ;
; 0.602 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|gtia:gtia1|grafp2_reg[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.824     ;
; 0.602 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|gtia:gtia1|grafp2_reg[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.824     ;
; 0.602 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|gtia:gtia1|grafp2_reg[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.824     ;
; 0.602 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|gtia:gtia1|grafp2_reg[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.824     ;
; 0.602 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|gtia:gtia1|grafp2_reg[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.824     ;
; 0.602 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15] ; atari800core:atari800|gtia:gtia1|grafp2_reg[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.824     ;
; 0.604 ; atari800core:atari800|antic:antic1|dma_fetch_reg                     ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 16.814     ;
; 0.604 ; atari800core:atari800|antic:antic1|dma_fetch_reg                     ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 16.814     ;
; 0.605 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|antic:antic1|dma_address_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 16.822     ;
; 0.606 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp0_reg[7]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.819     ;
; 0.606 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp0_reg[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.819     ;
; 0.606 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp0_reg[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.819     ;
; 0.606 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp0_reg[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.819     ;
; 0.606 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp0_reg[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.819     ;
; 0.606 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp0_reg[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.819     ;
; 0.606 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp0_reg[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.819     ;
; 0.606 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp0_reg[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.819     ;
; 0.608 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp3_reg[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.814     ;
; 0.608 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp3_reg[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.814     ;
; 0.608 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp3_reg[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.814     ;
; 0.608 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp3_reg[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.814     ;
; 0.608 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp3_reg[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.814     ;
; 0.608 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp3_reg[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.814     ;
; 0.608 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp3_reg[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.814     ;
; 0.608 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp3_reg[7]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.814     ;
; 0.610 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theOpcode[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 16.808     ;
; 0.610 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|gtia:gtia1|grafp2_reg[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.813     ;
; 0.610 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|gtia:gtia1|grafp2_reg[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.813     ;
; 0.610 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|gtia:gtia1|grafp2_reg[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.813     ;
; 0.610 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|gtia:gtia1|grafp2_reg[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.813     ;
; 0.610 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|gtia:gtia1|grafp2_reg[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.813     ;
; 0.610 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]              ; atari800core:atari800|gtia:gtia1|grafp2_reg[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.813     ;
; 0.614 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|gtia:gtia1|grafp2_reg[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.810     ;
; 0.614 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|gtia:gtia1|grafp2_reg[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.810     ;
; 0.614 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|gtia:gtia1|grafp2_reg[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.810     ;
; 0.614 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|gtia:gtia1|grafp2_reg[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.810     ;
; 0.614 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|gtia:gtia1|grafp2_reg[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.810     ;
; 0.614 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg       ; atari800core:atari800|gtia:gtia1|grafp2_reg[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.810     ;
; 0.618 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp2_reg[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.807     ;
; 0.618 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|gtia:gtia1|grafp2_reg[7]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.807     ;
; 0.621 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14] ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 16.798     ;
; 0.621 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[14] ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 16.798     ;
; 0.642 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[3]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 16.787     ;
; 0.644 ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg     ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 16.772     ;
; 0.644 ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg     ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 16.772     ;
; 0.651 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]              ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 16.765     ;
; 0.651 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]              ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 16.765     ;
; 0.655 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 16.776     ;
; 0.655 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[1]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 16.776     ;
; 0.662 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|antic:antic1|dma_address_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 16.765     ;
; 0.664 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 16.767     ;
; 0.671 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|gtia:gtia1|grafp2_reg[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.753     ;
; 0.671 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|gtia:gtia1|grafp2_reg[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.753     ;
; 0.671 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|gtia:gtia1|grafp2_reg[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.753     ;
; 0.671 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|gtia:gtia1|grafp2_reg[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.753     ;
; 0.671 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|gtia:gtia1|grafp2_reg[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.753     ;
; 0.671 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                   ; atari800core:atari800|gtia:gtia1|grafp2_reg[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 16.753     ;
; 0.681 ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]       ; atari800core:atari800|gtia:gtia1|grafm_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 16.735     ;
; 0.681 ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]       ; atari800core:atari800|gtia:gtia1|grafm_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 16.735     ;
; 0.686 ; atari800core:atari800|antic:antic1|allow_real_dma_reg                ; atari800core:atari800|antic:antic1|dma_address_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.742     ;
; 0.688 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|antic:antic1|dma_address_reg[6]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.740     ;
; 0.688 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|antic:antic1|dma_address_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.740     ;
; 0.688 ; atari800core:atari800|antic:antic1|refresh_fetch_reg                 ; atari800core:atari800|antic:antic1|dma_address_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.740     ;
; 0.694 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|byte_read_r    ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[31]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 16.728     ;
+-------+----------------------------------------------------------------------+------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.491 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 6.234      ;
; 2.690 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.034      ;
; 2.690 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.034      ;
; 2.690 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.034      ;
; 2.690 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.034      ;
; 2.690 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.034      ;
; 2.690 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.034      ;
; 2.690 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.034      ;
; 2.690 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.034      ;
; 2.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.031      ;
; 2.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.031      ;
; 2.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.031      ;
; 2.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.031      ;
; 2.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.031      ;
; 2.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.031      ;
; 2.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.031      ;
; 2.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 6.031      ;
; 2.710 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 6.026      ;
; 2.710 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 6.026      ;
; 2.710 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 6.026      ;
; 2.710 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 6.026      ;
; 2.710 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 6.026      ;
; 2.710 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 6.026      ;
; 2.710 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 6.026      ;
; 2.710 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 6.026      ;
; 2.801 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.934      ;
; 2.801 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.934      ;
; 2.801 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.934      ;
; 2.801 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.934      ;
; 2.801 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.934      ;
; 2.801 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.934      ;
; 2.801 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.934      ;
; 2.801 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.934      ;
; 2.877 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.850      ;
; 2.903 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.836      ;
; 2.903 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.836      ;
; 2.903 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.836      ;
; 2.903 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.836      ;
; 2.903 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.836      ;
; 2.903 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.836      ;
; 2.903 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.836      ;
; 2.903 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.836      ;
; 2.920 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.816      ;
; 2.920 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.816      ;
; 2.920 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.816      ;
; 2.920 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.816      ;
; 2.920 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.816      ;
; 2.920 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.816      ;
; 2.920 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.816      ;
; 2.920 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.816      ;
; 2.953 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.783      ;
; 2.957 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 5.768      ;
; 3.023 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.711      ;
; 3.023 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.711      ;
; 3.023 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.711      ;
; 3.023 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.711      ;
; 3.023 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.711      ;
; 3.023 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.711      ;
; 3.023 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.711      ;
; 3.023 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.711      ;
; 3.112 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.622      ;
; 3.112 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.622      ;
; 3.112 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.622      ;
; 3.112 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.622      ;
; 3.112 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.622      ;
; 3.112 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.622      ;
; 3.112 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.622      ;
; 3.112 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.622      ;
; 3.118 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.618      ;
; 3.172 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.563      ;
; 3.179 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.557      ;
; 3.215 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.521      ;
; 3.236 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.498      ;
; 3.252 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.483      ;
; 3.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.441      ;
; 3.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.441      ;
; 3.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.441      ;
; 3.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.441      ;
; 3.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.441      ;
; 3.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.441      ;
; 3.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.441      ;
; 3.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.441      ;
; 3.286 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.438      ;
; 3.286 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.438      ;
; 3.286 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.438      ;
; 3.286 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.438      ;
; 3.286 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.438      ;
; 3.286 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.438      ;
; 3.286 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.438      ;
; 3.286 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 5.438      ;
; 3.312 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.423      ;
; 3.332 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.403      ;
; 3.363 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 5.368      ;
; 3.392 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.343      ;
; 3.398 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.329      ;
; 3.398 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.329      ;
; 3.398 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.329      ;
; 3.398 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.329      ;
; 3.398 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.329      ;
; 3.398 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.329      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.619 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.904      ;
; 0.621 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.906      ;
; 0.628 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.913      ;
; 0.636 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.922      ;
; 0.772 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.057      ;
; 0.773 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.058      ;
; 0.968 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.254      ;
; 0.972 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.257      ;
; 0.975 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.260      ;
; 0.983 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.269      ;
; 0.983 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.269      ;
; 0.984 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.270      ;
; 0.984 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.270      ;
; 0.984 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.270      ;
; 0.985 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.271      ;
; 1.002 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.287      ;
; 1.011 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.296      ;
; 1.011 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.296      ;
; 1.012 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.298      ;
; 1.013 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.298      ;
; 1.014 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.300      ;
; 1.014 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.300      ;
; 1.014 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.299      ;
; 1.015 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.301      ;
; 1.016 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.301      ;
; 1.018 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.303      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.035 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.321      ;
; 1.037 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.323      ;
; 1.038 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.324      ;
; 1.040 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.326      ;
; 1.065 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.351      ;
; 1.138 ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.424      ;
; 1.142 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.426      ;
; 1.148 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.433      ;
; 1.153 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.438      ;
; 1.157 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[13]          ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.443      ;
; 1.173 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.459      ;
; 1.208 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.493      ;
; 1.233 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.519      ;
; 1.237 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.523      ;
; 1.237 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.523      ;
; 1.247 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.533      ;
; 1.256 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.541      ;
; 1.257 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.542      ;
; 1.263 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.548      ;
; 1.267 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.552      ;
; 1.270 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.555      ;
; 1.271 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.556      ;
; 1.377 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 1.664      ;
; 1.379 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 1.666      ;
; 1.382 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 1.669      ;
; 1.382 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 1.669      ;
; 1.382 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 1.669      ;
; 1.384 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 1.671      ;
; 1.387 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 1.674      ;
; 1.400 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.686      ;
; 1.404 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.689      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.415 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.701      ;
; 1.415 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.701      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 1.708      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 1.708      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.422 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 1.714      ;
; 1.423 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 1.715      ;
; 1.425 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 1.717      ;
; 1.425 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.709      ;
; 1.431 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.715      ;
; 1.445 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.731      ;
; 1.445 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.731      ;
; 1.447 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.733      ;
; 1.448 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.734      ;
; 1.455 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.741      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.468 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.754      ;
; 1.469 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.755      ;
; 1.470 ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.756      ;
; 1.471 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.757      ;
; 1.472 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.758      ;
; 1.480 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.766      ;
; 1.492 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.777      ;
; 1.495 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.781      ;
; 1.495 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.781      ;
; 1.496 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.782      ;
; 1.496 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.782      ;
; 1.501 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[21]          ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.007     ; 1.779      ;
; 1.503 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[12]          ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.789      ;
; 1.518 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.804      ;
; 1.522 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.806      ;
; 1.523 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.808      ;
; 1.525 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.811      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                   ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                              ; To Node                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_request_reg                                     ; sdram_statemachine:sdram_adaptor|sdram_request_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[3]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch              ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                     ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[3]                                       ; atari800core:atari800|antic:antic1|hcount_reg[3]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|vblank_reg                                          ; atari800core:atari800|antic:antic1|vblank_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[23]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[23]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_loadb2                  ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_loadb2                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                   ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[6]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                   ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg     ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg  ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[120]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[120]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                   ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|spi_speed_reg[7]                               ; zpucore:zpu|zpu_config_regs:config_regs|spi_speed_reg[7]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|ss_n[0]                 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|ss_n[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|assert_data             ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|assert_data             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[7]                                          ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[7]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                          ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                        ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                          ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycle2           ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycle2           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[126]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[126]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[369]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[369]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[0]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[17]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[17]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchTaken ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchTaken ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|first_line_of_instruction_reg                       ; atari800core:atari800|antic:antic1|first_line_of_instruction_reg                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|vscrol_last_enabled_reg                             ; atari800core:atari800|antic:antic1|vscrol_last_enabled_reg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0] ; atari800core:atari800|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|last_line_of_instruction_reg                        ; atari800core:atari800|antic:antic1|last_line_of_instruction_reg                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[13]                                ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[13]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                    ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[4]                                   ; atari800core:atari800|antic:antic1|dmactl_raw_reg[4]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[4]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[4]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[5]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[5]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|state[0]               ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|state[0]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|state[1]               ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|state[1]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                       ;
+--------+-----------------------------------------------------+------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                          ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[6]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[1]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[2]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[3]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[3]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[1]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[2]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.497 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.935      ;
; 11.546 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[6]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 5.876      ;
; 11.546 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 5.876      ;
; 11.546 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 5.876      ;
; 11.546 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[5]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 5.876      ;
; 11.565 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[9]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.866      ;
; 11.571 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[23]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.861      ;
; 11.571 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[22]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.861      ;
; 11.571 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.860      ;
; 11.571 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.860      ;
; 11.571 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[5]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.860      ;
; 11.571 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[18]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 5.861      ;
; 11.579 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|trig_reg[0]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 5.834      ;
; 11.579 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|trig_reg[1]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 5.834      ;
; 11.647 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 5.781      ;
; 11.647 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[9]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 5.786      ;
; 11.655 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[29]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 5.766      ;
; 11.655 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 5.766      ;
; 11.656 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.775      ;
; 11.656 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.775      ;
; 11.656 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.775      ;
; 11.656 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.775      ;
; 11.662 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.769      ;
; 11.662 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.769      ;
; 11.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.764      ;
; 11.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[2]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.764      ;
; 11.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.764      ;
; 11.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.764      ;
; 11.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.764      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|colour_clock_count_reg[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 5.490      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|colour_clock_count_reg[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 5.490      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|colour_clock_count_reg[2]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 5.490      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|colour_clock_count_reg[4]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 5.490      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 5.495      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[1]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 5.494      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 5.494      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 5.494      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 5.494      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 5.494      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 5.494      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 5.494      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[1]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 5.486      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vblank_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 5.493      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|allow_real_dma_reg            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 5.497      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[1]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.499      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[2]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.499      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[3]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.499      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[6]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[7]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[9]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[10]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[13]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[14]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[15]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 5.504      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[16]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[17]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[18]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[19]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[20]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[21]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[22]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[23]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[24]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[25]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[26]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[27]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[28]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[29]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[30]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 5.503      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[31]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.499      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.499      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.499      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|state_reg[0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 5.499      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 5.483      ;
; 11.932 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 5.501      ;
+--------+-----------------------------------------------------+------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                       ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                          ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[0]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.746      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[1]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.746      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[2]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.746      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[4]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 4.746      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[0]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 4.751      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[1]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 4.750      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[2]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 4.750      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[3]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 4.750      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[5]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 4.750      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 4.750      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[7]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 4.750      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[4]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 4.750      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[0]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[1]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[2]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[3]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[4]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[7]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[8]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[5]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vblank_reg                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 4.749      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|allow_real_dma_reg                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 4.753      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 4.755      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 4.755      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 4.755      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[7]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[9]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[10]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[13]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[14]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[15]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 4.760      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[16]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[17]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[18]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[19]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[20]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[21]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[22]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[23]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[24]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[25]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[26]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[27]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[28]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[29]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[30]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 4.759      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[31]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 4.755      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 4.755      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 4.755      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 4.755      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 4.739      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 4.757      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 4.757      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 4.751      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 4.757      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|penh_reg[7]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 4.742      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 4.749      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|portb_direction_reg[3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 4.757      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|portb_output_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 4.757      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|portb_input_reg[3]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 4.758      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[15]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 4.755      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 4.738      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 4.739      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 4.739      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 4.753      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_cache_reg[1]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 4.745      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_reg[1]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 4.763      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_cache_reg[3]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 4.745      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_reg[3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 4.763      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_cache_reg[0]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 4.753      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_reg[0]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 4.763      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_type_reg[1]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 4.763      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_type_reg[2]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 4.754      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|first_line_of_instruction_reg                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 4.747      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vscrol_raw_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 4.749      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 4.761      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[21][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[20][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[19][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[18][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[17][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[16][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[15][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.736      ;
; 4.467 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[14][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 4.749      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                                                                   ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a1~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a2~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a3~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a4~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a5~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a6~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a7~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg5                                             ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.726  ; 7.726  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.093  ; 7.093  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.382  ; 7.382  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.591  ; 7.591  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.514  ; 7.514  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.385  ; 7.385  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.674  ; 7.674  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.452  ; 7.452  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.726  ; 7.726  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.066  ; 7.066  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.001  ; 7.001  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 7.064  ; 7.064  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.635  ; 6.635  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.863  ; 6.863  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.055  ; 7.055  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.384  ; 7.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.000  ; 7.000  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 7.442  ; 7.442  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 6.781  ; 6.781  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.804  ; 6.804  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 7.249  ; 7.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 7.273  ; 7.273  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.880  ; 6.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 7.375  ; 7.375  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 7.339  ; 7.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 7.442  ; 7.442  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 6.498  ; 6.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 6.822  ; 6.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.649  ; 6.649  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.459  ; 7.459  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 6.700  ; 6.700  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 6.759  ; 6.759  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 7.133  ; 7.133  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 6.640  ; 6.640  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 6.979  ; 6.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 7.323  ; 7.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 6.950  ; 6.950  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 6.626  ; 6.626  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 6.665  ; 6.665  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 6.622  ; 6.622  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 6.659  ; 6.659  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 6.976  ; 6.976  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 7.459  ; 7.459  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 6.999  ; 6.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.163  ; 6.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.162  ; 6.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.907  ; 8.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 6.657  ; 6.657  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 6.910  ; 6.910  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.087  ; 7.087  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 18.545 ; 18.545 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 17.784 ; 17.784 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 17.737 ; 17.737 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 17.963 ; 17.963 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 18.023 ; 18.023 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 17.598 ; 17.598 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 16.834 ; 16.834 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 17.146 ; 17.146 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 17.758 ; 17.758 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 18.154 ; 18.154 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 18.271 ; 18.271 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 17.744 ; 17.744 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 18.545 ; 18.545 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 17.848 ; 17.848 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 16.991 ; 16.991 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 17.859 ; 17.859 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 17.994 ; 17.994 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 16.225 ; 16.225 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 16.225 ; 16.225 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 4.628  ; 4.628  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 3.884  ; 3.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.140  ; 4.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 14.127 ; 14.127 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 15.109 ; 15.109 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.066  ; 7.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Hold Times                                                                                   ;
+--------------+------------+---------+---------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise    ; Fall    ; Clock Edge ; Clock Reference                 ;
+--------------+------------+---------+---------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -6.363  ; -6.363  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -6.459  ; -6.459  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -6.449  ; -6.449  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -7.159  ; -7.159  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -6.511  ; -6.511  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -6.507  ; -6.507  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -6.832  ; -6.832  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -6.496  ; -6.496  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -6.776  ; -6.776  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.611  ; -6.611  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.414  ; -6.414  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -6.384  ; -6.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.363  ; -6.363  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.386  ; -6.386  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -6.400  ; -6.400  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -6.526  ; -6.526  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -6.546  ; -6.546  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -6.250  ; -6.250  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -6.533  ; -6.533  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -6.556  ; -6.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -7.001  ; -7.001  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -7.025  ; -7.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -6.632  ; -6.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -7.127  ; -7.127  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -7.091  ; -7.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -7.194  ; -7.194  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -6.250  ; -6.250  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -6.574  ; -6.574  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -6.401  ; -6.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -5.914  ; -5.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -6.452  ; -6.452  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -6.511  ; -6.511  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -6.885  ; -6.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -6.392  ; -6.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -6.731  ; -6.731  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -7.075  ; -7.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -6.702  ; -6.702  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -6.378  ; -6.378  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -6.417  ; -6.417  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -6.374  ; -6.374  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -6.411  ; -6.411  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -6.728  ; -6.728  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -7.211  ; -7.211  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -6.751  ; -6.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -5.915  ; -5.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -5.914  ; -5.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -7.350  ; -7.350  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -6.409  ; -6.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -6.662  ; -6.662  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -6.839  ; -6.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -9.277  ; -9.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -9.904  ; -9.904  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -9.842  ; -9.842  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -11.495 ; -11.495 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -11.025 ; -11.025 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -10.237 ; -10.237 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -10.269 ; -10.269 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -9.676  ; -9.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -10.002 ; -10.002 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -9.818  ; -9.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -10.375 ; -10.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -10.668 ; -10.668 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -11.136 ; -11.136 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -9.670  ; -9.670  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -9.286  ; -9.286  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -9.277  ; -9.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -10.235 ; -10.235 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -2.608  ; -2.608  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -2.969  ; -2.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -3.993  ; -3.993  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -2.786  ; -2.786  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -3.455  ; -3.455  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -2.608  ; -2.608  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -6.906  ; -6.906  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -6.818  ; -6.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+---------+---------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 6.181  ; 6.181  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.181  ; 6.181  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.595  ; 5.595  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.704  ; 5.704  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.264  ; 5.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.220  ; 5.220  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.906  ; 4.906  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.861  ; 4.861  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.855  ; 4.855  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.877  ; 4.877  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.867  ; 4.867  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.620  ; 5.620  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.852  ; 4.852  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.230  ; 5.230  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.789  ; 5.789  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.364  ; 5.364  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.873  ; 4.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.709  ; 5.709  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.181  ; 5.181  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.654  ; 5.654  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.210  ; 5.210  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.579  ; 5.579  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.171  ; 5.171  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.729  ; 4.729  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.987  ; 4.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.552  ; 5.552  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.551  ; 5.551  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.709  ; 5.709  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.196  ; 5.196  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.210  ; 5.210  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.084  ; 5.084  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.171  ; 5.171  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 5.203  ; 5.203  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 5.255  ; 5.255  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.166  ; 5.166  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.884  ; 4.884  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.807  ; 5.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 7.669  ; 7.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 5.884  ; 5.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 7.669  ; 7.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.647  ; 5.647  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 5.328  ; 5.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 5.388  ; 5.388  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 5.377  ; 5.377  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.358  ; 5.358  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 5.955  ; 5.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 5.290  ; 5.290  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 5.312  ; 5.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 5.291  ; 5.291  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 5.576  ; 5.576  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 5.552  ; 5.552  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 4.933  ; 4.933  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 5.623  ; 5.623  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.202  ; 5.202  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 4.924  ; 4.924  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 5.222  ; 5.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.765  ; 5.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 4.559  ; 4.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 4.557  ; 4.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.276  ; 4.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 5.232  ; 5.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.253  ; 5.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 4.927  ; 4.927  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 4.940  ; 4.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.889  ; 4.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.549  ; 4.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.549  ; 4.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 7.806  ; 7.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.673  ; 7.673  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.112  ; 7.112  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.382  ; 7.382  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 7.066  ; 7.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 7.720  ; 7.720  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 6.306  ; 6.306  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.901  ; 6.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.461  ; 6.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.587  ; 6.587  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 5.997  ; 5.997  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.263  ; 7.263  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.244  ; 7.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 5.339  ; 5.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.244  ; 7.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 7.806  ; 7.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 6.479  ; 6.479  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 6.753  ; 6.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.803  ; 4.803  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.796  ; 4.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 7.122  ; 7.122  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.957  ; 5.957  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 7.122  ; 7.122  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.904  ; 5.904  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 6.071  ; 6.071  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.782  ; 5.782  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.735  ; 4.735  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.415  ; 4.415  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 15.913 ; 15.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 11.735 ; 11.735 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 11.422 ; 11.422 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 10.565 ; 10.565 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.631  ; 9.631  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 10.210 ; 10.210 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 9.045  ; 9.045  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 9.380  ; 9.380  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 9.195  ; 9.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 9.186  ; 9.186  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 9.298  ; 9.298  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.651  ; 9.651  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 10.118 ; 10.118 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 9.496  ; 9.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 14.601 ; 14.601 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 15.379 ; 15.379 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 14.978 ; 14.978 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 15.913 ; 15.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 14.609 ; 14.609 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.366  ; 5.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 5.079  ; 5.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 5.083  ; 5.083  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.834  ; 4.834  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.043  ; 5.043  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 5.366  ; 5.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.743  ; 4.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.776  ; 4.776  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 5.096  ; 5.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.771  ; 4.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.771  ; 4.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 5.031  ; 5.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.893  ; 4.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.337  ; 5.337  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.301  ; 5.301  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 10.463 ; 10.463 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.359  ; 6.359  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 10.750 ; 10.750 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 6.533  ; 6.533  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.395  ; 5.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 9.371  ; 9.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 8.828  ; 8.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 9.371  ; 9.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 9.133  ; 9.133  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 8.809  ; 8.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 9.192  ; 9.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 9.120  ; 9.120  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 9.192  ; 9.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 8.857  ; 8.857  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 9.135  ; 9.135  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.699  ; 5.699  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 9.640  ; 9.640  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 9.151  ; 9.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 9.640  ; 9.640  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 9.345  ; 9.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 9.401  ; 9.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.625  ; 5.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.852  ; 4.852  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.181  ; 6.181  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.595  ; 5.595  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.704  ; 5.704  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.264  ; 5.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.220  ; 5.220  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.906  ; 4.906  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.861  ; 4.861  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.855  ; 4.855  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.877  ; 4.877  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.867  ; 4.867  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.620  ; 5.620  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.852  ; 4.852  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.230  ; 5.230  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.789  ; 5.789  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.364  ; 5.364  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.873  ; 4.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.729  ; 4.729  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.181  ; 5.181  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.654  ; 5.654  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.210  ; 5.210  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.579  ; 5.579  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.171  ; 5.171  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.729  ; 4.729  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.987  ; 4.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.552  ; 5.552  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.551  ; 5.551  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.709  ; 5.709  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.196  ; 5.196  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.210  ; 5.210  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.084  ; 5.084  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.171  ; 5.171  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 5.203  ; 5.203  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 5.255  ; 5.255  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.166  ; 5.166  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.884  ; 4.884  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.807  ; 5.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 4.276  ; 4.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 5.884  ; 5.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 7.669  ; 7.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.647  ; 5.647  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 5.328  ; 5.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 5.388  ; 5.388  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 5.377  ; 5.377  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.358  ; 5.358  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 5.955  ; 5.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 5.290  ; 5.290  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 5.312  ; 5.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 5.291  ; 5.291  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 5.576  ; 5.576  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 5.552  ; 5.552  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 4.933  ; 4.933  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 5.623  ; 5.623  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.202  ; 5.202  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 4.924  ; 4.924  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 5.222  ; 5.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.765  ; 5.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 4.559  ; 4.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 4.557  ; 4.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.276  ; 4.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 5.232  ; 5.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.253  ; 5.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 4.927  ; 4.927  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 4.940  ; 4.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.889  ; 4.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.549  ; 4.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.549  ; 4.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 5.162  ; 5.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.673  ; 7.673  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.112  ; 7.112  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.382  ; 7.382  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 7.066  ; 7.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 7.720  ; 7.720  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 5.204  ; 5.204  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.901  ; 6.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 5.701  ; 5.701  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.009  ; 6.009  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 5.216  ; 5.216  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.263  ; 7.263  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.244  ; 7.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 5.162  ; 5.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.244  ; 7.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 5.578  ; 5.578  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 5.910  ; 5.910  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 5.975  ; 5.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.803  ; 4.803  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.796  ; 4.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 5.782  ; 5.782  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.957  ; 5.957  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 7.027  ; 7.027  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.904  ; 5.904  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 6.071  ; 6.071  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.782  ; 5.782  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.735  ; 4.735  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.415  ; 4.415  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 6.480  ; 6.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 9.097  ; 9.097  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 8.867  ; 8.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.754  ; 8.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 6.888  ; 6.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 7.605  ; 7.605  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 6.520  ; 6.520  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 6.480  ; 6.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 6.723  ; 6.723  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 6.955  ; 6.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 6.774  ; 6.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 7.307  ; 7.307  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 7.383  ; 7.383  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 7.343  ; 7.343  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 9.063  ; 9.063  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 9.397  ; 9.397  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 7.692  ; 7.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 8.568  ; 8.568  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 8.980  ; 8.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.743  ; 4.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 5.079  ; 5.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 5.083  ; 5.083  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.834  ; 4.834  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.043  ; 5.043  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 5.366  ; 5.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.743  ; 4.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.776  ; 4.776  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 5.096  ; 5.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.771  ; 4.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.771  ; 4.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 5.031  ; 5.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.893  ; 4.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.337  ; 5.337  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.301  ; 5.301  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.329  ; 8.329  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.359  ; 6.359  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 8.616  ; 8.616  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 6.533  ; 6.533  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.395  ; 5.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.673  ; 4.673  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.673  ; 4.673  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 5.227  ; 5.227  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.937  ; 4.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.676  ; 4.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.949  ; 4.949  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.961  ; 4.961  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.676  ; 4.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 5.263  ; 5.263  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.699  ; 5.699  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 4.922  ; 4.922  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.931  ; 4.931  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 5.199  ; 5.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.946  ; 4.946  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 4.922  ; 4.922  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.625  ; 5.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------+
; Propagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 9.017 ; 9.017 ; 9.017 ; 9.017 ;
; SW[4]      ; GPIO_0[6]   ; 9.057 ; 9.057 ; 9.057 ; 9.057 ;
; SW[4]      ; GPIO_0[7]   ; 9.017 ; 9.017 ; 9.017 ; 9.017 ;
; SW[4]      ; GPIO_0[8]   ; 8.782 ; 8.782 ; 8.782 ; 8.782 ;
; SW[4]      ; GPIO_0[10]  ; 8.729 ; 8.729 ; 8.729 ; 8.729 ;
; SW[4]      ; GPIO_0[11]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[12]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[13]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[14]  ; 7.937 ; 7.937 ; 7.937 ; 7.937 ;
; SW[4]      ; GPIO_0[15]  ; 7.927 ; 7.927 ; 7.927 ; 7.927 ;
; SW[4]      ; GPIO_0[16]  ; 8.226 ; 8.226 ; 8.226 ; 8.226 ;
; SW[4]      ; GPIO_0[17]  ; 8.410 ; 8.410 ; 8.410 ; 8.410 ;
; SW[4]      ; GPIO_0[18]  ; 8.456 ; 8.456 ; 8.456 ; 8.456 ;
; SW[4]      ; GPIO_0[19]  ; 8.019 ; 8.019 ; 8.019 ; 8.019 ;
; SW[4]      ; GPIO_0[20]  ; 8.446 ; 8.446 ; 8.446 ; 8.446 ;
; SW[4]      ; GPIO_0[21]  ; 8.446 ; 8.446 ; 8.446 ; 8.446 ;
; SW[4]      ; GPIO_0[23]  ; 8.462 ; 8.462 ; 8.462 ; 8.462 ;
; SW[4]      ; GPIO_0[24]  ; 8.415 ; 8.415 ; 8.415 ; 8.415 ;
; SW[4]      ; GPIO_0[25]  ; 8.415 ; 8.415 ; 8.415 ; 8.415 ;
; SW[4]      ; GPIO_0[26]  ; 8.547 ; 8.547 ; 8.547 ; 8.547 ;
; SW[4]      ; GPIO_0[27]  ; 8.827 ; 8.827 ; 8.827 ; 8.827 ;
; SW[4]      ; GPIO_0[28]  ; 8.788 ; 8.788 ; 8.788 ; 8.788 ;
; SW[4]      ; GPIO_0[29]  ; 8.788 ; 8.788 ; 8.788 ; 8.788 ;
; SW[4]      ; GPIO_0[30]  ; 8.171 ; 8.171 ; 8.171 ; 8.171 ;
; SW[4]      ; GPIO_0[31]  ; 8.568 ; 8.568 ; 8.568 ; 8.568 ;
; SW[4]      ; GPIO_0[32]  ; 8.792 ; 8.792 ; 8.792 ; 8.792 ;
; SW[4]      ; GPIO_0[33]  ; 8.792 ; 8.792 ; 8.792 ; 8.792 ;
; SW[4]      ; GPIO_0[34]  ; 5.619 ; 5.619 ; 5.619 ; 5.619 ;
; SW[4]      ; GPIO_1[0]   ;       ; 9.052 ; 9.052 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 9.004 ; 9.004 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 8.645 ; 8.645 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 8.466 ; 8.466 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 8.954 ; 8.954 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 8.139 ; 8.139 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 8.021 ; 8.021 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 8.018 ; 8.018 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 8.518 ; 8.518 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 8.728 ; 8.728 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 8.031 ; 8.031 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 8.380 ; 8.380 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 8.361 ; 8.361 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 7.883 ; 7.883 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 8.361 ; 8.361 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 8.005 ; 8.005 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 8.633 ; 8.633 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 8.790 ; 8.790 ;       ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Propagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 9.017 ; 9.017 ; 9.017 ; 9.017 ;
; SW[4]      ; GPIO_0[6]   ; 9.057 ; 9.057 ; 9.057 ; 9.057 ;
; SW[4]      ; GPIO_0[7]   ; 9.017 ; 9.017 ; 9.017 ; 9.017 ;
; SW[4]      ; GPIO_0[8]   ; 8.782 ; 8.782 ; 8.782 ; 8.782 ;
; SW[4]      ; GPIO_0[10]  ; 8.729 ; 8.729 ; 8.729 ; 8.729 ;
; SW[4]      ; GPIO_0[11]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[12]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[13]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[14]  ; 7.937 ; 7.937 ; 7.937 ; 7.937 ;
; SW[4]      ; GPIO_0[15]  ; 7.927 ; 7.927 ; 7.927 ; 7.927 ;
; SW[4]      ; GPIO_0[16]  ; 8.226 ; 8.226 ; 8.226 ; 8.226 ;
; SW[4]      ; GPIO_0[17]  ; 8.410 ; 8.410 ; 8.410 ; 8.410 ;
; SW[4]      ; GPIO_0[18]  ; 8.456 ; 8.456 ; 8.456 ; 8.456 ;
; SW[4]      ; GPIO_0[19]  ; 8.019 ; 8.019 ; 8.019 ; 8.019 ;
; SW[4]      ; GPIO_0[20]  ; 8.446 ; 8.446 ; 8.446 ; 8.446 ;
; SW[4]      ; GPIO_0[21]  ; 8.446 ; 8.446 ; 8.446 ; 8.446 ;
; SW[4]      ; GPIO_0[23]  ; 8.462 ; 8.462 ; 8.462 ; 8.462 ;
; SW[4]      ; GPIO_0[24]  ; 8.415 ; 8.415 ; 8.415 ; 8.415 ;
; SW[4]      ; GPIO_0[25]  ; 8.415 ; 8.415 ; 8.415 ; 8.415 ;
; SW[4]      ; GPIO_0[26]  ; 8.547 ; 8.547 ; 8.547 ; 8.547 ;
; SW[4]      ; GPIO_0[27]  ; 8.827 ; 8.827 ; 8.827 ; 8.827 ;
; SW[4]      ; GPIO_0[28]  ; 8.788 ; 8.788 ; 8.788 ; 8.788 ;
; SW[4]      ; GPIO_0[29]  ; 8.788 ; 8.788 ; 8.788 ; 8.788 ;
; SW[4]      ; GPIO_0[30]  ; 8.171 ; 8.171 ; 8.171 ; 8.171 ;
; SW[4]      ; GPIO_0[31]  ; 8.568 ; 8.568 ; 8.568 ; 8.568 ;
; SW[4]      ; GPIO_0[32]  ; 8.792 ; 8.792 ; 8.792 ; 8.792 ;
; SW[4]      ; GPIO_0[33]  ; 8.792 ; 8.792 ; 8.792 ; 8.792 ;
; SW[4]      ; GPIO_0[34]  ; 5.619 ; 5.619 ; 5.619 ; 5.619 ;
; SW[4]      ; GPIO_1[0]   ;       ; 9.052 ; 9.052 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 9.004 ; 9.004 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 8.645 ; 8.645 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 8.466 ; 8.466 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 8.954 ; 8.954 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 8.139 ; 8.139 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 8.021 ; 8.021 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 8.018 ; 8.018 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 8.518 ; 8.518 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 8.728 ; 8.728 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 8.031 ; 8.031 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 8.380 ; 8.380 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 8.361 ; 8.361 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 7.883 ; 7.883 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 8.361 ; 8.361 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 8.005 ; 8.005 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 8.633 ; 8.633 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 8.790 ; 8.790 ;       ;
+------------+-------------+-------+-------+-------+-------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.207 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.207 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.223 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.223 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.241 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.211 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.251 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.251 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.216 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.216 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.210 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.210 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.753 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 5.887 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 6.295 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.751 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 6.791 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 6.751 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.516 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.463 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 5.906 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 5.896 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.195 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.144 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.190 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 5.753 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.180 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.180 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.196 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.149 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.149 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.281 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 6.561 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 6.140 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.537 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.526 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.526 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 4.675 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.063 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.419 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.429 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.700 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.710 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 9.021 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 9.021 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 9.279 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 9.011 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.677 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.677 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.670 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.672 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.709 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.680 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.399 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.063 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.207 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.207 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.223 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.223 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.241 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.211 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.251 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.251 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.216 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.216 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.210 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.210 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 5.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.753 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 5.887 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 6.295 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.751 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 6.791 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 6.751 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.516 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.463 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 5.906 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 5.896 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.195 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.144 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.190 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 5.753 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.180 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.180 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.196 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.149 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.149 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.281 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 6.561 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 6.522 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 6.140 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.537 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.526 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.526 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 4.675 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.063 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.419 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.429 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.700 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.710 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 9.021 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 9.021 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 9.279 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 9.011 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.677 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.677 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.670 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.672 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.709 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.680 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.399 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.063 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.207     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.207     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.223     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.223     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.241     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.211     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.251     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.251     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.216     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.216     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.210     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.210     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.753     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 5.887     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 6.295     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.751     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 6.791     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 6.751     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.516     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.463     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 5.906     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 5.896     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.195     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.144     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.190     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 5.753     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.180     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.180     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.196     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.149     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.149     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.281     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 6.561     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 6.140     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.537     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.526     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.526     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 4.675     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.063     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.419     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.429     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.700     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.710     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 9.021     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 9.021     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 9.279     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 9.011     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.677     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.677     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.670     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.672     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.709     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.680     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.399     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.063     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.207     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.207     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.223     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.223     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.241     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.211     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.251     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.251     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.216     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.216     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.210     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.210     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 5.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.753     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 5.887     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 6.295     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.751     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 6.791     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 6.751     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.516     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.463     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 5.906     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 5.896     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.195     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.144     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.190     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 5.753     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.180     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.180     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.196     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.149     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.149     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.281     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 6.561     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 6.522     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 6.140     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.537     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.526     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.526     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 4.675     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.063     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.419     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.429     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.700     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.710     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 9.021     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 9.021     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 9.279     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 9.011     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.677     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.677     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.670     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.672     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.709     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.680     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.399     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.063     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+---------------------------------------------------------+
; Fast Model Setup Summary                                ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 6.253 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.828 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 14.375 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 2.450 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                 ;
+-------+-----------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.253 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.466      ;
; 6.253 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.466      ;
; 6.253 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.466      ;
; 6.253 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.466      ;
; 6.253 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.466      ;
; 6.253 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.466      ;
; 6.253 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.466      ;
; 6.253 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.466      ;
; 6.255 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.464      ;
; 6.255 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.464      ;
; 6.255 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.464      ;
; 6.255 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.464      ;
; 6.255 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.464      ;
; 6.255 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.464      ;
; 6.255 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.464      ;
; 6.255 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.464      ;
; 6.260 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.470      ;
; 6.260 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.470      ;
; 6.260 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.470      ;
; 6.260 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.470      ;
; 6.260 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.470      ;
; 6.260 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.470      ;
; 6.260 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.470      ;
; 6.260 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.470      ;
; 6.275 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]   ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.455      ;
; 6.275 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]   ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.455      ;
; 6.275 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]   ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.455      ;
; 6.275 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]   ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.455      ;
; 6.275 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]   ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.455      ;
; 6.275 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]   ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.455      ;
; 6.275 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]   ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.455      ;
; 6.275 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]   ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.455      ;
; 6.330 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.403      ;
; 6.330 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.403      ;
; 6.330 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.403      ;
; 6.330 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.403      ;
; 6.330 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.403      ;
; 6.330 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.403      ;
; 6.330 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.403      ;
; 6.330 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.403      ;
; 6.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.396      ;
; 6.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.396      ;
; 6.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.396      ;
; 6.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.396      ;
; 6.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.396      ;
; 6.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.396      ;
; 6.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.396      ;
; 6.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.396      ;
; 6.379 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.343      ;
; 6.387 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.341      ;
; 6.387 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.341      ;
; 6.387 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.341      ;
; 6.387 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.341      ;
; 6.387 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.341      ;
; 6.387 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.341      ;
; 6.387 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.341      ;
; 6.387 ; sdram_statemachine:sdram_adaptor|delay_reg[1]       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.341      ;
; 6.401 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.327      ;
; 6.401 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.327      ;
; 6.401 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.327      ;
; 6.401 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.327      ;
; 6.401 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.327      ;
; 6.401 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.327      ;
; 6.401 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.327      ;
; 6.401 ; sdram_statemachine:sdram_adaptor|delay_reg[2]       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.327      ;
; 6.457 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.262      ;
; 6.457 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.262      ;
; 6.457 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.262      ;
; 6.457 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.262      ;
; 6.457 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.262      ;
; 6.457 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.262      ;
; 6.457 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.262      ;
; 6.457 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.262      ;
; 6.459 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.260      ;
; 6.459 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.260      ;
; 6.459 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.260      ;
; 6.459 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.260      ;
; 6.459 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.260      ;
; 6.459 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.260      ;
; 6.459 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.260      ;
; 6.459 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.008     ; 2.260      ;
; 6.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.238      ;
; 6.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.238      ;
; 6.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.238      ;
; 6.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.238      ;
; 6.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.238      ;
; 6.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.238      ;
; 6.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.238      ;
; 6.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.238      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.236      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.236      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.236      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.236      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.236      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.236      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.236      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|delay_reg[3]       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.236      ;
; 6.522 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.202      ;
; 6.524 ; sdram_statemachine:sdram_adaptor|delay_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.205      ;
; 6.530 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 2.187      ;
+-------+-----------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                         ;
+-------+---------------------------------------------------+----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                         ; To Node                                            ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------+----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.828 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.904      ;
; 6.828 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.904      ;
; 6.927 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.805      ;
; 6.927 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.805      ;
; 6.942 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.789      ;
; 6.942 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.789      ;
; 6.942 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.789      ;
; 6.942 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.789      ;
; 6.942 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.789      ;
; 6.972 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.760      ;
; 6.972 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.760      ;
; 6.988 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.742      ;
; 6.988 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.742      ;
; 6.988 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.742      ;
; 6.988 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.742      ;
; 6.988 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.742      ;
; 7.021 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.711      ;
; 7.021 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.711      ;
; 7.041 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.690      ;
; 7.041 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.690      ;
; 7.041 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.690      ;
; 7.041 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.690      ;
; 7.041 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.690      ;
; 7.086 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.645      ;
; 7.086 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.645      ;
; 7.086 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.645      ;
; 7.086 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.645      ;
; 7.086 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.645      ;
; 7.087 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.643      ;
; 7.087 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.643      ;
; 7.087 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.643      ;
; 7.087 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.643      ;
; 7.087 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.643      ;
; 7.096 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.636      ;
; 7.126 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.604      ;
; 7.126 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.604      ;
; 7.132 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.600      ;
; 7.132 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.600      ;
; 7.132 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.598      ;
; 7.132 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.598      ;
; 7.132 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.598      ;
; 7.132 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.598      ;
; 7.132 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.598      ;
; 7.135 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.596      ;
; 7.135 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.596      ;
; 7.135 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.596      ;
; 7.135 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.596      ;
; 7.135 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.596      ;
; 7.176 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|nbit[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.555      ;
; 7.181 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.549      ;
; 7.181 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.549      ;
; 7.181 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.549      ;
; 7.181 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.549      ;
; 7.181 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.549      ;
; 7.195 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.537      ;
; 7.225 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.505      ;
; 7.225 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.505      ;
; 7.231 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|state.Data  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.499      ;
; 7.233 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|nbit[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.497      ;
; 7.233 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|nbit[2]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.497      ;
; 7.240 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.492      ;
; 7.246 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.485      ;
; 7.246 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.485      ;
; 7.246 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.485      ;
; 7.246 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.485      ;
; 7.246 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.485      ;
; 7.264 ; sdram_statemachine:sdram_adaptor|data_out_reg[3]  ; sdram_statemachine:sdram_adaptor|DATA_OUT_sreg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.466      ;
; 7.266 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.466      ;
; 7.266 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.466      ;
; 7.270 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.460      ;
; 7.270 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.460      ;
; 7.275 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|nbit[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.456      ;
; 7.277 ; sdram_statemachine:sdram_adaptor|data_out_reg[8]  ; sdram_statemachine:sdram_adaptor|DATA_OUT_sreg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.005     ; 1.446      ;
; 7.289 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.004      ; 1.443      ;
; 7.292 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.438      ;
; 7.292 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.438      ;
; 7.292 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.438      ;
; 7.292 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.438      ;
; 7.292 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.438      ;
; 7.319 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.411      ;
; 7.319 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.411      ;
; 7.320 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|nbit[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.411      ;
; 7.330 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|state.Data  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.400      ;
; 7.332 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|nbit[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.398      ;
; 7.332 ; i2c_loader:audio_codec_config_over_i2c|divider[0] ; i2c_loader:audio_codec_config_over_i2c|nbit[2]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.398      ;
; 7.341 ; sdram_statemachine:sdram_adaptor|data_out_reg[4]  ; sdram_statemachine:sdram_adaptor|DATA_OUT_sreg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.001      ; 1.388      ;
; 7.343 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|state.Idle  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.001      ; 1.386      ;
; 7.343 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|phase[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.001      ; 1.386      ;
; 7.343 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|phase[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.001      ; 1.386      ;
; 7.343 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|sda_out     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.001      ; 1.386      ;
; 7.343 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|state.Ack   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.001      ; 1.386      ;
; 7.343 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|state.Start ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.001      ; 1.386      ;
; 7.343 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|scl_out     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.001      ; 1.386      ;
; 7.369 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|nbit[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.362      ;
; 7.375 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|state.Data  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.355      ;
; 7.377 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|nbit[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.353      ;
; 7.377 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|nbit[2]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.353      ;
; 7.380 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.351      ;
; 7.380 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.351      ;
; 7.380 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.351      ;
+-------+---------------------------------------------------+----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.239 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.391      ;
; 0.240 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.392      ;
; 0.243 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.395      ;
; 0.248 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.400      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.478      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.356 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.508      ;
; 0.361 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.513      ;
; 0.363 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.515      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.516      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.517      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.517      ;
; 0.366 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.518      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.519      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.519      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.520      ;
; 0.369 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.521      ;
; 0.369 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.521      ;
; 0.369 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.521      ;
; 0.371 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.523      ;
; 0.371 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.523      ;
; 0.371 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.523      ;
; 0.373 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.525      ;
; 0.374 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.526      ;
; 0.377 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.529      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.382 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.534      ;
; 0.383 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.535      ;
; 0.385 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.537      ;
; 0.386 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.538      ;
; 0.401 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.553      ;
; 0.429 ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.581      ;
; 0.432 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.583      ;
; 0.435 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.587      ;
; 0.436 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.588      ;
; 0.437 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.589      ;
; 0.439 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[13]          ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.003      ; 0.593      ;
; 0.448 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.600      ;
; 0.449 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.601      ;
; 0.450 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.602      ;
; 0.451 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.603      ;
; 0.456 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.608      ;
; 0.466 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.618      ;
; 0.494 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.646      ;
; 0.501 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.653      ;
; 0.503 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.655      ;
; 0.504 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.656      ;
; 0.505 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.505 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.506 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.658      ;
; 0.508 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.660      ;
; 0.509 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.661      ;
; 0.509 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.661      ;
; 0.511 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.663      ;
; 0.513 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.665      ;
; 0.514 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.666      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.668      ;
; 0.517 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.669      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.670      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.670      ;
; 0.523 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.675      ;
; 0.525 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.677      ;
; 0.526 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.678      ;
; 0.528 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.003      ; 0.682      ;
; 0.529 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.681      ;
; 0.530 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.003      ; 0.684      ;
; 0.533 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.003      ; 0.687      ;
; 0.533 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.003      ; 0.687      ;
; 0.533 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.003      ; 0.687      ;
; 0.535 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.003      ; 0.689      ;
; 0.536 ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.688      ;
; 0.537 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.003      ; 0.691      ;
; 0.538 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.690      ;
; 0.539 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.691      ;
; 0.539 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.690      ;
; 0.540 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.692      ;
; 0.540 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.692      ;
; 0.543 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.694      ;
; 0.544 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.696      ;
; 0.548 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.700      ;
; 0.549 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.700      ;
; 0.550 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.702      ;
; 0.551 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 0.709      ;
; 0.551 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 0.709      ;
; 0.552 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.704      ;
; 0.553 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.705      ;
; 0.553 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.705      ;
; 0.557 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.709      ;
; 0.558 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.710      ;
; 0.559 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 0.717      ;
; 0.559 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.711      ;
; 0.560 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.006      ; 0.718      ;
; 0.560 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.712      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                   ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                              ; To Node                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_request_reg                                     ; sdram_statemachine:sdram_adaptor|sdram_request_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[3]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch              ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|insn.dec_insn_fetch              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                     ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[3]                                       ; atari800core:atari800|antic:antic1|hcount_reg[3]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|vblank_reg                                          ; atari800core:atari800|antic:antic1|vblank_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[23]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[23]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_loadb2                  ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_loadb2                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                   ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[6]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                   ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[2]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]           ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|idle_reg[3]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[0]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[3]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[1]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]       ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|bitcount_reg[2]       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg     ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_keyup_reg     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg  ; ps2_to_atari800:keyboard_map1|ps2_keyboard:\gen_ps2_on:keyboard1|pending_extended_reg  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[120]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[120]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                      ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                   ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|spi_speed_reg[7]                               ; zpucore:zpu|zpu_config_regs:config_regs|spi_speed_reg[7]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|ss_n[0]                 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|ss_n[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|assert_data             ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|assert_data             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[12]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[7]                                          ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[7]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                          ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                        ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                          ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|b_r[31]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycle2           ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycle2           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[126]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[126]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[369]                                        ; ps2_to_atari800:keyboard_map1|ps2_keys_reg[369]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[0]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[17]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[17]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchTaken ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchTaken ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|first_line_of_instruction_reg                       ; atari800core:atari800|antic:antic1|first_line_of_instruction_reg                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|vscrol_last_enabled_reg                             ; atari800core:atari800|antic:antic1|vscrol_last_enabled_reg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0] ; atari800core:atari800|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|last_line_of_instruction_reg                        ; atari800core:atari800|antic:antic1|last_line_of_instruction_reg                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[13]                                ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[13]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                    ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[4]                                   ; atari800core:atari800|antic:antic1|dmactl_raw_reg[4]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[4]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[4]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[5]                                 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[5]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|state[0]               ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|state[0]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|state[1]               ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|state[1]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                       ;
+--------+-----------------------------------------------------+------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                          ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[6]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[1]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[2]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[3]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf2_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[3]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[1]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[2]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.375 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|audf1_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.050      ;
; 14.401 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[6]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.015      ;
; 14.401 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.015      ;
; 14.401 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.015      ;
; 14.401 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[5]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.015      ;
; 14.410 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[9]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.014      ;
; 14.414 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[23]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.010      ;
; 14.414 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[22]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.010      ;
; 14.414 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.010      ;
; 14.414 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.010      ;
; 14.414 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[5]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.010      ;
; 14.414 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[18]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.010      ;
; 14.418 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|trig_reg[0]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 2.991      ;
; 14.418 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|trig_reg[1]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 2.991      ;
; 14.470 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.951      ;
; 14.470 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[9]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 2.955      ;
; 14.474 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[29]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 2.941      ;
; 14.474 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[7]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 2.941      ;
; 14.474 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.950      ;
; 14.474 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.950      ;
; 14.474 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.950      ;
; 14.474 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.950      ;
; 14.478 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.946      ;
; 14.478 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.946      ;
; 14.480 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.944      ;
; 14.480 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[2]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.944      ;
; 14.480 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.944      ;
; 14.480 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.944      ;
; 14.480 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.944      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|colour_clock_count_reg[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 2.842      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|colour_clock_count_reg[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 2.842      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|colour_clock_count_reg[2]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 2.842      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|colour_clock_count_reg[4]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 2.842      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.846      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[1]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.846      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.846      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.846      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.846      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.846      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.846      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 2.846      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[1]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[8]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vcount_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 2.838      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vblank_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 2.845      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|allow_real_dma_reg            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 2.848      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[1]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.849      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[2]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.849      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[3]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.849      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[6]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[7]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[9]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[10]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[13]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[14]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[15]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 2.853      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[16]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[17]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[18]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[19]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[20]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[21]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[22]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[23]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[24]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[25]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[26]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[27]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[28]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[29]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[30]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 2.852      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[31]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.849      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.849      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.849      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|state_reg[0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 2.849      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 2.835      ;
; 14.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 2.850      ;
+--------+-----------------------------------------------------+------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                       ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                          ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[0]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.597      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[1]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.597      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[2]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.597      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|colour_clock_count_reg[4]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.597      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[0]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[1]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[2]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[3]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[5]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[7]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hcount_reg[4]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[0]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[1]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[2]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[3]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[4]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[6]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[7]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[8]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vcount_reg[5]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.593      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vblank_reg                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.600      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|allow_real_dma_reg                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.603      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.604      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.604      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.604      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[7]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[9]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[10]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[13]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[14]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[15]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.608      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[16]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[17]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[18]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[19]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[20]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[21]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[22]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[23]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[24]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[25]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[26]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[27]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[28]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[29]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[30]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[31]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.604      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.604      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.604      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.604      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.590      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|cpu_fetch_real_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.605      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.605      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.601      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.605      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|penh_reg[7]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 2.594      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[27]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.599      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|portb_direction_reg[3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 2.606      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|portb_output_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 2.606      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pia:pia1|portb_input_reg[3]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[15]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.604      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[29]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.590      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.590      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.590      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.603      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_cache_reg[1]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.595      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_reg[1]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 2.610      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_cache_reg[3]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.595      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_reg[3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 2.610      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_cache_reg[0]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.603      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_reg[0]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 2.610      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_type_reg[1]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.609      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|instruction_type_reg[2]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.603      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|first_line_of_instruction_reg                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.598      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|vscrol_raw_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.598      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.607      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[21][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[20][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[19][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[18][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[17][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[16][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[15][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 2.586      ;
; 2.450 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[14][0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.599      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                                                                   ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a1~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a2~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a3~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a4~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a5~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a6~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a7~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg5                                             ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.288 ; 4.288 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.039 ; 4.039 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.128 ; 4.128 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.253 ; 4.253 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.219 ; 4.219 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.167 ; 4.167 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.224 ; 4.224 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.190 ; 4.190 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.288 ; 4.288 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.035 ; 4.035 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 3.998 ; 3.998 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.006 ; 4.006 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 3.843 ; 3.843 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.948 ; 3.948 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.011 ; 4.011 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.122 ; 4.122 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.999 ; 3.999 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.272 ; 4.272 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 3.826 ; 3.826 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 3.916 ; 3.916 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 4.103 ; 4.103 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 4.128 ; 4.128 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 3.996 ; 3.996 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 4.196 ; 4.196 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 4.183 ; 4.183 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 4.272 ; 4.272 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 3.771 ; 3.771 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 3.944 ; 3.944 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 3.845 ; 3.845 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.273 ; 4.273 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 3.855 ; 3.855 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 3.897 ; 3.897 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 4.072 ; 4.072 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 3.848 ; 3.848 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 3.990 ; 3.990 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 4.191 ; 4.191 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 3.958 ; 3.958 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 3.835 ; 3.835 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 3.853 ; 3.853 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 3.825 ; 3.825 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 3.849 ; 3.849 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 3.948 ; 3.948 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 4.273 ; 4.273 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 3.992 ; 3.992 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 3.621 ; 3.621 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 3.618 ; 3.618 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 4.810 ; 4.810 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 3.823 ; 3.823 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 3.909 ; 3.909 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.050 ; 4.050 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.288 ; 8.288 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.034 ; 8.034 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 7.984 ; 7.984 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.283 ; 8.283 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.114 ; 8.114 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.912 ; 7.912 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.605 ; 7.605 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.730 ; 7.730 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 8.028 ; 8.028 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.233 ; 8.233 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.221 ; 8.221 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.024 ; 8.024 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.288 ; 8.288 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.002 ; 8.002 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.690 ; 7.690 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 7.981 ; 7.981 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.148 ; 8.148 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 6.633 ; 6.633 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 6.633 ; 6.633 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 2.312 ; 2.312 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 2.007 ; 2.007 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 2.155 ; 2.155 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 5.829 ; 5.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 6.177 ; 6.177 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 3.975 ; 3.975 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.710 ; -3.710 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.773 ; -3.773 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.765 ; -3.765 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -4.124 ; -4.124 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.805 ; -3.805 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.812 ; -3.812 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.923 ; -3.923 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.806 ; -3.806 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.908 ; -3.908 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.867 ; -3.867 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.755 ; -3.755 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.731 ; -3.731 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.710 ; -3.710 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.736 ; -3.736 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.737 ; -3.737 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.818 ; -3.818 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.833 ; -3.833 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.651 ; -3.651 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -3.706 ; -3.706 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.796 ; -3.796 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -3.983 ; -3.983 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -4.008 ; -4.008 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -3.876 ; -3.876 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -4.076 ; -4.076 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -4.063 ; -4.063 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -4.152 ; -4.152 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -3.651 ; -3.651 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -3.824 ; -3.824 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -3.725 ; -3.725 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.498 ; -3.498 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -3.735 ; -3.735 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -3.777 ; -3.777 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -3.952 ; -3.952 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -3.728 ; -3.728 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -3.870 ; -3.870 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -4.071 ; -4.071 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -3.838 ; -3.838 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.715 ; -3.715 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.733 ; -3.733 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -3.705 ; -3.705 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.729 ; -3.729 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -3.828 ; -3.828 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -4.153 ; -4.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.872 ; -3.872 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.501 ; -3.501 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.498 ; -3.498 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.084 ; -4.084 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.703 ; -3.703 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.789 ; -3.789 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -3.930 ; -3.930 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.785 ; -4.785 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.086 ; -5.086 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.078 ; -5.078 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.670 ; -5.670 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.519 ; -5.519 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.240 ; -5.240 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.201 ; -5.201 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -4.992 ; -4.992 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.113 ; -5.113 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -5.016 ; -5.016 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -5.307 ; -5.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -5.394 ; -5.394 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -5.637 ; -5.637 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.978 ; -4.978 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -4.785 ; -4.785 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -4.804 ; -4.804 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -5.225 ; -5.225 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.510 ; -1.510 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -1.697 ; -1.697 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.060 ; -2.060 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.598 ; -1.598 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -1.751 ; -1.751 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.510 ; -1.510 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -3.061 ; -3.061 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.855 ; -3.855 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 2.458  ; 2.458  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.458  ; 2.458  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.224  ; 2.224  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.292  ; 2.292  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.142  ; 2.142  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.112  ; 2.112  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.995  ; 1.995  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.930  ; 1.930  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.921  ; 1.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.247  ; 2.247  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.910  ; 1.910  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.136  ; 2.136  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 2.301  ; 2.301  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.258  ; 2.258  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.088  ; 2.088  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.262  ; 2.262  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.118  ; 2.118  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.229  ; 2.229  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.962  ; 1.962  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.050  ; 2.050  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.211  ; 2.211  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 2.207  ; 2.207  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.301  ; 2.301  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.070  ; 2.070  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.039  ; 2.039  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.052  ; 2.052  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.099  ; 2.099  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.089  ; 2.089  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.069  ; 2.069  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.346  ; 2.346  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.534  ; 2.534  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.459  ; 2.459  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.310  ; 2.310  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.364  ; 2.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.344  ; 2.344  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.348  ; 2.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.570  ; 2.570  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.303  ; 2.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.317  ; 2.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.305  ; 2.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.422  ; 2.422  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.399  ; 2.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.117  ; 2.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.402  ; 2.402  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.280  ; 2.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.203  ; 2.203  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.104  ; 2.104  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.224  ; 2.224  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.430  ; 2.430  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 1.955  ; 1.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 1.954  ; 1.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.818  ; 1.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.220  ; 2.220  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.236  ; 2.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.432  ; 2.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.099  ; 2.099  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.115  ; 2.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.295  ; 2.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.084  ; 2.084  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 1.941  ; 1.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 1.940  ; 1.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 3.281  ; 3.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.181  ; 3.181  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.055  ; 3.055  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.991  ; 2.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.072  ; 3.072  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.991  ; 2.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.281  ; 3.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.651  ; 2.651  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.829  ; 2.829  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.777  ; 2.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.761  ; 2.761  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.521  ; 2.521  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.963  ; 2.963  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.958  ; 2.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.261  ; 2.261  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.958  ; 2.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 3.234  ; 3.234  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.682  ; 2.682  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.841  ; 2.841  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.835  ; 2.835  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.835  ; 2.835  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.352  ; 2.352  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.437  ; 2.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.383  ; 2.383  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 6.174  ; 6.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 4.678  ; 4.678  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 4.636  ; 4.636  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 4.278  ; 4.278  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.947  ; 3.947  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 4.120  ; 4.120  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 3.666  ; 3.666  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.759  ; 3.759  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.816  ; 3.816  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.694  ; 3.694  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.765  ; 3.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.892  ; 3.892  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 4.076  ; 4.076  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.814  ; 3.814  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 5.703  ; 5.703  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 5.988  ; 5.988  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 5.847  ; 5.847  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 6.174  ; 6.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 5.853  ; 5.853  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.143  ; 2.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.149  ; 2.149  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.061  ; 2.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.117  ; 2.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 2.020  ; 2.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.149  ; 2.149  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.014  ; 2.014  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 2.015  ; 2.015  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 2.120  ; 2.120  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.096  ; 2.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.203  ; 2.203  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.225  ; 2.225  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.199  ; 2.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 4.196  ; 4.196  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.644  ; 2.644  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 4.300  ; 4.300  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.750  ; 2.750  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.201  ; 2.201  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.312  ; 4.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.109  ; 4.109  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.312  ; 4.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.233  ; 4.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.094  ; 4.094  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.274  ; 4.274  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.226  ; 4.226  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.274  ; 4.274  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.129  ; 4.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 4.236  ; 4.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.333  ; 2.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 4.395  ; 4.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.265  ; 4.265  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 4.395  ; 4.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.311  ; 4.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 4.329  ; 4.329  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.304  ; 2.304  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.910  ; 1.910  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.458  ; 2.458  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.224  ; 2.224  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.292  ; 2.292  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.142  ; 2.142  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.112  ; 2.112  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.995  ; 1.995  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.930  ; 1.930  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.921  ; 1.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.247  ; 2.247  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.910  ; 1.910  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.136  ; 2.136  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.962  ; 1.962  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.258  ; 2.258  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.088  ; 2.088  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.262  ; 2.262  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.118  ; 2.118  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.229  ; 2.229  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.962  ; 1.962  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.050  ; 2.050  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.211  ; 2.211  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 2.207  ; 2.207  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.301  ; 2.301  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.070  ; 2.070  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.039  ; 2.039  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.052  ; 2.052  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.099  ; 2.099  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.089  ; 2.089  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.069  ; 2.069  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.346  ; 2.346  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 1.818  ; 1.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.534  ; 2.534  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.459  ; 2.459  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.310  ; 2.310  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.364  ; 2.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.344  ; 2.344  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.348  ; 2.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.570  ; 2.570  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.303  ; 2.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.317  ; 2.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.305  ; 2.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.422  ; 2.422  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.399  ; 2.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.117  ; 2.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.402  ; 2.402  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.280  ; 2.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.203  ; 2.203  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.104  ; 2.104  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.224  ; 2.224  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.430  ; 2.430  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 1.955  ; 1.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 1.954  ; 1.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.818  ; 1.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.220  ; 2.220  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.236  ; 2.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.432  ; 2.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.099  ; 2.099  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.115  ; 2.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.295  ; 2.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.084  ; 2.084  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 1.941  ; 1.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 1.940  ; 1.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.217  ; 2.217  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.181  ; 3.181  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.055  ; 3.055  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.991  ; 2.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.072  ; 3.072  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.991  ; 2.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.281  ; 3.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.236  ; 2.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.829  ; 2.829  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.481  ; 2.481  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.600  ; 2.600  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.237  ; 2.237  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.963  ; 2.963  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.958  ; 2.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.217  ; 2.217  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.958  ; 2.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.392  ; 2.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.526  ; 2.526  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.559  ; 2.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.352  ; 2.352  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.790  ; 2.790  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.352  ; 2.352  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.437  ; 2.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.383  ; 2.383  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.747  ; 2.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.686  ; 3.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.695  ; 3.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.565  ; 3.565  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.980  ; 2.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.210  ; 3.210  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.772  ; 2.772  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.747  ; 2.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.941  ; 2.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.855  ; 2.855  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.069  ; 3.069  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.084  ; 3.084  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.074  ; 3.074  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.732  ; 3.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.864  ; 3.864  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 3.189  ; 3.189  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.465  ; 3.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.675  ; 3.675  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.143  ; 2.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.149  ; 2.149  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.061  ; 2.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.117  ; 2.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 2.020  ; 2.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.149  ; 2.149  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.014  ; 2.014  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 2.015  ; 2.015  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 2.120  ; 2.120  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.096  ; 2.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.203  ; 2.203  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.225  ; 2.225  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.199  ; 2.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.409  ; 3.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.644  ; 2.644  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.513  ; 3.513  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.750  ; 2.750  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.201  ; 2.201  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.116  ; 2.116  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.036  ; 2.036  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 1.995  ; 1.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.019  ; 2.019  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.021  ; 2.021  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.137  ; 2.137  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.333  ; 2.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 1.991  ; 1.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 1.999  ; 1.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.096  ; 2.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.015  ; 2.015  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 1.991  ; 1.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.304  ; 2.304  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------+
; Propagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.247 ; 4.247 ; 4.247 ; 4.247 ;
; SW[4]      ; GPIO_0[6]   ; 4.287 ; 4.287 ; 4.287 ; 4.287 ;
; SW[4]      ; GPIO_0[7]   ; 4.247 ; 4.247 ; 4.247 ; 4.247 ;
; SW[4]      ; GPIO_0[8]   ; 4.183 ; 4.183 ; 4.183 ; 4.183 ;
; SW[4]      ; GPIO_0[10]  ; 4.141 ; 4.141 ; 4.141 ; 4.141 ;
; SW[4]      ; GPIO_0[11]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[12]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[13]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[14]  ; 3.875 ; 3.875 ; 3.875 ; 3.875 ;
; SW[4]      ; GPIO_0[15]  ; 3.865 ; 3.865 ; 3.865 ; 3.865 ;
; SW[4]      ; GPIO_0[16]  ; 3.915 ; 3.915 ; 3.915 ; 3.915 ;
; SW[4]      ; GPIO_0[17]  ; 3.962 ; 3.962 ; 3.962 ; 3.962 ;
; SW[4]      ; GPIO_0[18]  ; 3.990 ; 3.990 ; 3.990 ; 3.990 ;
; SW[4]      ; GPIO_0[19]  ; 3.782 ; 3.782 ; 3.782 ; 3.782 ;
; SW[4]      ; GPIO_0[20]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[21]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[23]  ; 3.994 ; 3.994 ; 3.994 ; 3.994 ;
; SW[4]      ; GPIO_0[24]  ; 3.960 ; 3.960 ; 3.960 ; 3.960 ;
; SW[4]      ; GPIO_0[25]  ; 3.960 ; 3.960 ; 3.960 ; 3.960 ;
; SW[4]      ; GPIO_0[26]  ; 3.984 ; 3.984 ; 3.984 ; 3.984 ;
; SW[4]      ; GPIO_0[27]  ; 4.144 ; 4.144 ; 4.144 ; 4.144 ;
; SW[4]      ; GPIO_0[28]  ; 4.120 ; 4.120 ; 4.120 ; 4.120 ;
; SW[4]      ; GPIO_0[29]  ; 4.120 ; 4.120 ; 4.120 ; 4.120 ;
; SW[4]      ; GPIO_0[30]  ; 3.869 ; 3.869 ; 3.869 ; 3.869 ;
; SW[4]      ; GPIO_0[31]  ; 4.043 ; 4.043 ; 4.043 ; 4.043 ;
; SW[4]      ; GPIO_0[32]  ; 4.111 ; 4.111 ; 4.111 ; 4.111 ;
; SW[4]      ; GPIO_0[33]  ; 4.111 ; 4.111 ; 4.111 ; 4.111 ;
; SW[4]      ; GPIO_0[34]  ; 2.855 ; 2.855 ; 2.855 ; 2.855 ;
; SW[4]      ; GPIO_1[0]   ;       ; 4.248 ; 4.248 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.214 ; 4.214 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.124 ; 4.124 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.025 ; 4.025 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 4.197 ; 4.197 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 3.910 ; 3.910 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 3.801 ; 3.801 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 3.800 ; 3.800 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.046 ; 4.046 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.117 ; 4.117 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 3.801 ; 3.801 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 3.934 ; 3.934 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 3.929 ; 3.929 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 3.735 ; 3.735 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 3.929 ; 3.929 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 3.846 ; 3.846 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 4.046 ; 4.046 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 4.123 ; 4.123 ;       ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Propagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.247 ; 4.247 ; 4.247 ; 4.247 ;
; SW[4]      ; GPIO_0[6]   ; 4.287 ; 4.287 ; 4.287 ; 4.287 ;
; SW[4]      ; GPIO_0[7]   ; 4.247 ; 4.247 ; 4.247 ; 4.247 ;
; SW[4]      ; GPIO_0[8]   ; 4.183 ; 4.183 ; 4.183 ; 4.183 ;
; SW[4]      ; GPIO_0[10]  ; 4.141 ; 4.141 ; 4.141 ; 4.141 ;
; SW[4]      ; GPIO_0[11]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[12]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[13]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[14]  ; 3.875 ; 3.875 ; 3.875 ; 3.875 ;
; SW[4]      ; GPIO_0[15]  ; 3.865 ; 3.865 ; 3.865 ; 3.865 ;
; SW[4]      ; GPIO_0[16]  ; 3.915 ; 3.915 ; 3.915 ; 3.915 ;
; SW[4]      ; GPIO_0[17]  ; 3.962 ; 3.962 ; 3.962 ; 3.962 ;
; SW[4]      ; GPIO_0[18]  ; 3.990 ; 3.990 ; 3.990 ; 3.990 ;
; SW[4]      ; GPIO_0[19]  ; 3.782 ; 3.782 ; 3.782 ; 3.782 ;
; SW[4]      ; GPIO_0[20]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[21]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[23]  ; 3.994 ; 3.994 ; 3.994 ; 3.994 ;
; SW[4]      ; GPIO_0[24]  ; 3.960 ; 3.960 ; 3.960 ; 3.960 ;
; SW[4]      ; GPIO_0[25]  ; 3.960 ; 3.960 ; 3.960 ; 3.960 ;
; SW[4]      ; GPIO_0[26]  ; 3.984 ; 3.984 ; 3.984 ; 3.984 ;
; SW[4]      ; GPIO_0[27]  ; 4.144 ; 4.144 ; 4.144 ; 4.144 ;
; SW[4]      ; GPIO_0[28]  ; 4.120 ; 4.120 ; 4.120 ; 4.120 ;
; SW[4]      ; GPIO_0[29]  ; 4.120 ; 4.120 ; 4.120 ; 4.120 ;
; SW[4]      ; GPIO_0[30]  ; 3.869 ; 3.869 ; 3.869 ; 3.869 ;
; SW[4]      ; GPIO_0[31]  ; 4.043 ; 4.043 ; 4.043 ; 4.043 ;
; SW[4]      ; GPIO_0[32]  ; 4.111 ; 4.111 ; 4.111 ; 4.111 ;
; SW[4]      ; GPIO_0[33]  ; 4.111 ; 4.111 ; 4.111 ; 4.111 ;
; SW[4]      ; GPIO_0[34]  ; 2.855 ; 2.855 ; 2.855 ; 2.855 ;
; SW[4]      ; GPIO_1[0]   ;       ; 4.248 ; 4.248 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.214 ; 4.214 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.124 ; 4.124 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.025 ; 4.025 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 4.197 ; 4.197 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 3.910 ; 3.910 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 3.801 ; 3.801 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 3.800 ; 3.800 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.046 ; 4.046 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.117 ; 4.117 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 3.801 ; 3.801 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 3.934 ; 3.934 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 3.929 ; 3.929 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 3.735 ; 3.735 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 3.929 ; 3.929 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 3.846 ; 3.846 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 4.046 ; 4.046 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 4.123 ; 4.123 ;       ;
+------------+-------------+-------+-------+-------+-------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.044 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.044 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.058 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.058 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.074 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.044 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.084 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.084 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.055 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.055 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.050 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.050 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.376 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.549 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.733 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.841 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 2.881 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.841 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.777 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.735 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.781 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.781 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.781 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.549 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.539 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.589 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.556 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.584 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.376 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.574 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.574 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.588 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.554 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.554 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.578 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.738 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 2.714 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 2.714 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.543 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.717 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.705 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.705 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.845 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 3.465 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 3.616 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 3.626 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 3.720 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 3.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.848 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.848 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.941 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.849 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 3.699 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 3.699 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.690 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 3.692 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.723 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.700 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.596 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 3.465 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.044 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.044 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.058 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.058 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.074 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.044 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.084 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.084 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.055 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.055 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.050 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.050 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.975 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.376 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.549 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.733 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.841 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 2.881 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.841 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.777 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.735 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.781 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.781 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.781 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.549 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.539 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.589 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.556 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.584 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.376 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.574 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.574 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.588 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.554 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.554 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.578 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.738 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 2.714 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 2.714 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.543 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.717 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.705 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.705 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.845 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 3.465 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 3.616 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 3.626 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 3.720 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 3.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.848 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.848 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.941 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.849 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 3.699 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 3.699 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.690 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 3.692 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.723 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.700 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.596 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 3.465 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.044     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.044     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.058     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.058     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.074     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.044     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.084     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.084     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.055     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.055     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.050     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.050     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.376     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.549     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.733     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.841     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 2.881     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.841     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.777     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.735     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.781     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.781     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.781     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.549     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.539     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.589     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.556     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.584     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.376     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.574     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.574     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.588     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.554     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.554     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.578     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.738     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 2.714     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 2.714     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.543     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.717     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.705     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.705     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.845     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 3.465     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 3.616     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 3.626     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 3.720     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 3.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.848     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.848     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.941     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.849     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 3.699     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 3.699     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.690     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 3.692     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.723     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.700     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.596     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 3.465     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.044     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.044     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.058     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.058     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.074     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.044     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.084     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.084     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.055     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.055     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.050     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.050     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.975     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.376     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.549     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.733     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.841     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 2.881     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.841     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.777     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.735     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.781     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.781     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.781     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.549     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.539     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.589     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.556     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.584     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.376     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.574     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.574     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.588     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.554     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.554     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.578     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.738     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 2.714     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 2.714     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.543     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.717     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.705     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.705     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.845     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 3.465     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 3.616     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 3.626     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 3.720     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 3.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.848     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.848     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.941     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.849     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 3.699     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 3.699     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.690     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 3.692     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.723     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.700     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.596     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 3.465     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+---------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                         ;
+----------------------------------+-------+-------+----------+---------+---------------------+
; Clock                            ; Setup ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+-------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; 0.299 ; 0.215 ; 11.497   ; 2.450   ; 3.236               ;
;  CLOCK_50                        ; N/A   ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 2.491 ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; 0.299 ; 0.215 ; 11.497   ; 2.450   ; 6.131               ;
; Design-wide TNS                  ; 0.0   ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A   ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000 ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; 0.000 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+-------+-------+----------+---------+---------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.726  ; 7.726  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.093  ; 7.093  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.382  ; 7.382  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.591  ; 7.591  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.514  ; 7.514  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.385  ; 7.385  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.674  ; 7.674  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.452  ; 7.452  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.726  ; 7.726  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.066  ; 7.066  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.001  ; 7.001  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 7.064  ; 7.064  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.635  ; 6.635  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.863  ; 6.863  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.055  ; 7.055  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.384  ; 7.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.000  ; 7.000  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 7.442  ; 7.442  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 6.781  ; 6.781  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.804  ; 6.804  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 7.249  ; 7.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 7.273  ; 7.273  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.880  ; 6.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 7.375  ; 7.375  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 7.339  ; 7.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 7.442  ; 7.442  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 6.498  ; 6.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 6.822  ; 6.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.649  ; 6.649  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.459  ; 7.459  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 6.700  ; 6.700  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 6.759  ; 6.759  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 7.133  ; 7.133  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 6.640  ; 6.640  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 6.979  ; 6.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 7.323  ; 7.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 6.950  ; 6.950  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 6.626  ; 6.626  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 6.665  ; 6.665  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 6.622  ; 6.622  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 6.659  ; 6.659  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 6.976  ; 6.976  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 7.459  ; 7.459  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 6.999  ; 6.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.163  ; 6.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.162  ; 6.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.907  ; 8.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 6.657  ; 6.657  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 6.910  ; 6.910  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.087  ; 7.087  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 18.545 ; 18.545 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 17.784 ; 17.784 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 17.737 ; 17.737 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 17.963 ; 17.963 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 18.023 ; 18.023 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 17.598 ; 17.598 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 16.834 ; 16.834 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 17.146 ; 17.146 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 17.758 ; 17.758 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 18.154 ; 18.154 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 18.271 ; 18.271 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 17.744 ; 17.744 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 18.545 ; 18.545 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 17.848 ; 17.848 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 16.991 ; 16.991 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 17.859 ; 17.859 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 17.994 ; 17.994 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 16.225 ; 16.225 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 16.225 ; 16.225 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 4.628  ; 4.628  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 3.884  ; 3.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.140  ; 4.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 14.127 ; 14.127 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 15.109 ; 15.109 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.066  ; 7.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.710 ; -3.710 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.773 ; -3.773 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.765 ; -3.765 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -4.124 ; -4.124 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.805 ; -3.805 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.812 ; -3.812 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.923 ; -3.923 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.806 ; -3.806 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.908 ; -3.908 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.867 ; -3.867 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.755 ; -3.755 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.731 ; -3.731 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.710 ; -3.710 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.736 ; -3.736 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.737 ; -3.737 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.818 ; -3.818 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.833 ; -3.833 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.651 ; -3.651 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -3.706 ; -3.706 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.796 ; -3.796 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -3.983 ; -3.983 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -4.008 ; -4.008 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -3.876 ; -3.876 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -4.076 ; -4.076 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -4.063 ; -4.063 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -4.152 ; -4.152 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -3.651 ; -3.651 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -3.824 ; -3.824 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -3.725 ; -3.725 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.498 ; -3.498 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -3.735 ; -3.735 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -3.777 ; -3.777 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -3.952 ; -3.952 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -3.728 ; -3.728 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -3.870 ; -3.870 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -4.071 ; -4.071 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -3.838 ; -3.838 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.715 ; -3.715 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.733 ; -3.733 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -3.705 ; -3.705 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.729 ; -3.729 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -3.828 ; -3.828 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -4.153 ; -4.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.872 ; -3.872 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.501 ; -3.501 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.498 ; -3.498 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.084 ; -4.084 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.703 ; -3.703 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.789 ; -3.789 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -3.930 ; -3.930 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.785 ; -4.785 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.086 ; -5.086 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.078 ; -5.078 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.670 ; -5.670 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.519 ; -5.519 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.240 ; -5.240 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.201 ; -5.201 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -4.992 ; -4.992 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.113 ; -5.113 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -5.016 ; -5.016 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -5.307 ; -5.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -5.394 ; -5.394 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -5.637 ; -5.637 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.978 ; -4.978 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -4.785 ; -4.785 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -4.804 ; -4.804 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -5.225 ; -5.225 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.510 ; -1.510 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -1.697 ; -1.697 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.060 ; -2.060 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.598 ; -1.598 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -1.751 ; -1.751 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.510 ; -1.510 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -3.061 ; -3.061 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.855 ; -3.855 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 6.181  ; 6.181  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.181  ; 6.181  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.595  ; 5.595  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.704  ; 5.704  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.264  ; 5.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.220  ; 5.220  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.906  ; 4.906  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.861  ; 4.861  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.855  ; 4.855  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.877  ; 4.877  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.867  ; 4.867  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.620  ; 5.620  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.852  ; 4.852  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.230  ; 5.230  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.789  ; 5.789  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.364  ; 5.364  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.873  ; 4.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.709  ; 5.709  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.181  ; 5.181  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.654  ; 5.654  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.210  ; 5.210  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.579  ; 5.579  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.171  ; 5.171  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.729  ; 4.729  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.987  ; 4.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.552  ; 5.552  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.551  ; 5.551  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 5.550  ; 5.550  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.709  ; 5.709  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.196  ; 5.196  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.210  ; 5.210  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.084  ; 5.084  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.171  ; 5.171  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 5.203  ; 5.203  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 5.255  ; 5.255  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.166  ; 5.166  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.884  ; 4.884  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.807  ; 5.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 7.669  ; 7.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 5.884  ; 5.884  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 7.669  ; 7.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.647  ; 5.647  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 5.328  ; 5.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 5.388  ; 5.388  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 5.377  ; 5.377  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.358  ; 5.358  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 5.955  ; 5.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 5.290  ; 5.290  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 5.312  ; 5.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 5.291  ; 5.291  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 5.576  ; 5.576  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 5.552  ; 5.552  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 4.933  ; 4.933  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 5.623  ; 5.623  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.202  ; 5.202  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 4.924  ; 4.924  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 5.222  ; 5.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.765  ; 5.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 4.559  ; 4.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 4.557  ; 4.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.276  ; 4.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 5.232  ; 5.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.253  ; 5.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 4.927  ; 4.927  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 4.940  ; 4.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.889  ; 4.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.549  ; 4.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.549  ; 4.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 7.806  ; 7.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.673  ; 7.673  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.112  ; 7.112  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.382  ; 7.382  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 7.066  ; 7.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 7.720  ; 7.720  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 6.306  ; 6.306  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.901  ; 6.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.461  ; 6.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.587  ; 6.587  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 5.997  ; 5.997  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.263  ; 7.263  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.244  ; 7.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 5.339  ; 5.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.244  ; 7.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 7.806  ; 7.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 6.479  ; 6.479  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 6.753  ; 6.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.803  ; 4.803  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.796  ; 4.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 7.122  ; 7.122  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.957  ; 5.957  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 7.122  ; 7.122  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.904  ; 5.904  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 6.071  ; 6.071  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.782  ; 5.782  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.735  ; 4.735  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.415  ; 4.415  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 15.913 ; 15.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 11.735 ; 11.735 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 11.422 ; 11.422 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 10.565 ; 10.565 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.631  ; 9.631  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 10.210 ; 10.210 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 9.045  ; 9.045  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 9.380  ; 9.380  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 9.195  ; 9.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 9.186  ; 9.186  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 9.298  ; 9.298  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.651  ; 9.651  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 10.118 ; 10.118 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 9.496  ; 9.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 14.601 ; 14.601 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 15.379 ; 15.379 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 14.978 ; 14.978 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 15.913 ; 15.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 14.609 ; 14.609 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.366  ; 5.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 5.079  ; 5.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 5.083  ; 5.083  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.834  ; 4.834  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.043  ; 5.043  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 5.366  ; 5.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.743  ; 4.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.776  ; 4.776  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 5.096  ; 5.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.771  ; 4.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.771  ; 4.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 5.031  ; 5.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.893  ; 4.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.337  ; 5.337  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.301  ; 5.301  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 10.463 ; 10.463 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.359  ; 6.359  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 10.750 ; 10.750 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 6.533  ; 6.533  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.395  ; 5.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 9.371  ; 9.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 8.828  ; 8.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 9.371  ; 9.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 9.133  ; 9.133  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 8.809  ; 8.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 9.192  ; 9.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 9.120  ; 9.120  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 9.192  ; 9.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 8.857  ; 8.857  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 9.135  ; 9.135  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.699  ; 5.699  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 9.640  ; 9.640  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 9.151  ; 9.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 9.640  ; 9.640  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 9.345  ; 9.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 9.401  ; 9.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.625  ; 5.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.910  ; 1.910  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.458  ; 2.458  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.224  ; 2.224  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.292  ; 2.292  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.142  ; 2.142  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.112  ; 2.112  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.995  ; 1.995  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.930  ; 1.930  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.921  ; 1.921  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.247  ; 2.247  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.910  ; 1.910  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.136  ; 2.136  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.962  ; 1.962  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.258  ; 2.258  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.088  ; 2.088  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.262  ; 2.262  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.118  ; 2.118  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.229  ; 2.229  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.962  ; 1.962  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.050  ; 2.050  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.211  ; 2.211  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 2.207  ; 2.207  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.301  ; 2.301  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.070  ; 2.070  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.039  ; 2.039  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.052  ; 2.052  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.099  ; 2.099  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.089  ; 2.089  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.069  ; 2.069  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.346  ; 2.346  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 1.818  ; 1.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.534  ; 2.534  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.459  ; 2.459  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.310  ; 2.310  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.364  ; 2.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.344  ; 2.344  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.348  ; 2.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.570  ; 2.570  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.303  ; 2.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.317  ; 2.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.305  ; 2.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.422  ; 2.422  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.399  ; 2.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.117  ; 2.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.402  ; 2.402  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.280  ; 2.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.203  ; 2.203  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.104  ; 2.104  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.224  ; 2.224  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.430  ; 2.430  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 1.955  ; 1.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 1.954  ; 1.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.818  ; 1.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.220  ; 2.220  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.236  ; 2.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.432  ; 2.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.099  ; 2.099  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.115  ; 2.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.295  ; 2.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.084  ; 2.084  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 1.941  ; 1.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 1.940  ; 1.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.217  ; 2.217  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.181  ; 3.181  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.055  ; 3.055  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.991  ; 2.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.072  ; 3.072  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.991  ; 2.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.281  ; 3.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.236  ; 2.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.829  ; 2.829  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.481  ; 2.481  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.600  ; 2.600  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.237  ; 2.237  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.963  ; 2.963  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.958  ; 2.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.217  ; 2.217  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.958  ; 2.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.392  ; 2.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.526  ; 2.526  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.559  ; 2.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.352  ; 2.352  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.389  ; 2.389  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.790  ; 2.790  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.352  ; 2.352  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.437  ; 2.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.383  ; 2.383  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.747  ; 2.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.686  ; 3.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.695  ; 3.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.565  ; 3.565  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.980  ; 2.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.210  ; 3.210  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.772  ; 2.772  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.747  ; 2.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.941  ; 2.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.855  ; 2.855  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.069  ; 3.069  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.084  ; 3.084  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.074  ; 3.074  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.732  ; 3.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.864  ; 3.864  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 3.189  ; 3.189  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.465  ; 3.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.675  ; 3.675  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.143  ; 2.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.149  ; 2.149  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.061  ; 2.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.117  ; 2.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 2.020  ; 2.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.149  ; 2.149  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.014  ; 2.014  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 2.015  ; 2.015  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 2.120  ; 2.120  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.096  ; 2.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.203  ; 2.203  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.225  ; 2.225  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.199  ; 2.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.409  ; 3.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.644  ; 2.644  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.513  ; 3.513  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.750  ; 2.750  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.201  ; 2.201  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.116  ; 2.116  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.036  ; 2.036  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 1.995  ; 1.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.019  ; 2.019  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.021  ; 2.021  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 1.914  ; 1.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.137  ; 2.137  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.333  ; 2.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 1.991  ; 1.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 1.999  ; 1.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.096  ; 2.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.015  ; 2.015  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 1.991  ; 1.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.304  ; 2.304  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------+
; Progagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 9.017 ; 9.017 ; 9.017 ; 9.017 ;
; SW[4]      ; GPIO_0[6]   ; 9.057 ; 9.057 ; 9.057 ; 9.057 ;
; SW[4]      ; GPIO_0[7]   ; 9.017 ; 9.017 ; 9.017 ; 9.017 ;
; SW[4]      ; GPIO_0[8]   ; 8.782 ; 8.782 ; 8.782 ; 8.782 ;
; SW[4]      ; GPIO_0[10]  ; 8.729 ; 8.729 ; 8.729 ; 8.729 ;
; SW[4]      ; GPIO_0[11]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[12]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[13]  ; 8.553 ; 8.553 ; 8.553 ; 8.553 ;
; SW[4]      ; GPIO_0[14]  ; 7.937 ; 7.937 ; 7.937 ; 7.937 ;
; SW[4]      ; GPIO_0[15]  ; 7.927 ; 7.927 ; 7.927 ; 7.927 ;
; SW[4]      ; GPIO_0[16]  ; 8.226 ; 8.226 ; 8.226 ; 8.226 ;
; SW[4]      ; GPIO_0[17]  ; 8.410 ; 8.410 ; 8.410 ; 8.410 ;
; SW[4]      ; GPIO_0[18]  ; 8.456 ; 8.456 ; 8.456 ; 8.456 ;
; SW[4]      ; GPIO_0[19]  ; 8.019 ; 8.019 ; 8.019 ; 8.019 ;
; SW[4]      ; GPIO_0[20]  ; 8.446 ; 8.446 ; 8.446 ; 8.446 ;
; SW[4]      ; GPIO_0[21]  ; 8.446 ; 8.446 ; 8.446 ; 8.446 ;
; SW[4]      ; GPIO_0[23]  ; 8.462 ; 8.462 ; 8.462 ; 8.462 ;
; SW[4]      ; GPIO_0[24]  ; 8.415 ; 8.415 ; 8.415 ; 8.415 ;
; SW[4]      ; GPIO_0[25]  ; 8.415 ; 8.415 ; 8.415 ; 8.415 ;
; SW[4]      ; GPIO_0[26]  ; 8.547 ; 8.547 ; 8.547 ; 8.547 ;
; SW[4]      ; GPIO_0[27]  ; 8.827 ; 8.827 ; 8.827 ; 8.827 ;
; SW[4]      ; GPIO_0[28]  ; 8.788 ; 8.788 ; 8.788 ; 8.788 ;
; SW[4]      ; GPIO_0[29]  ; 8.788 ; 8.788 ; 8.788 ; 8.788 ;
; SW[4]      ; GPIO_0[30]  ; 8.171 ; 8.171 ; 8.171 ; 8.171 ;
; SW[4]      ; GPIO_0[31]  ; 8.568 ; 8.568 ; 8.568 ; 8.568 ;
; SW[4]      ; GPIO_0[32]  ; 8.792 ; 8.792 ; 8.792 ; 8.792 ;
; SW[4]      ; GPIO_0[33]  ; 8.792 ; 8.792 ; 8.792 ; 8.792 ;
; SW[4]      ; GPIO_0[34]  ; 5.619 ; 5.619 ; 5.619 ; 5.619 ;
; SW[4]      ; GPIO_1[0]   ;       ; 9.052 ; 9.052 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 9.004 ; 9.004 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 8.645 ; 8.645 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 8.466 ; 8.466 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 8.954 ; 8.954 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 8.139 ; 8.139 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 8.021 ; 8.021 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 8.018 ; 8.018 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 8.518 ; 8.518 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 8.728 ; 8.728 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 8.031 ; 8.031 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 8.380 ; 8.380 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 8.361 ; 8.361 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 7.883 ; 7.883 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 8.361 ; 8.361 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 8.005 ; 8.005 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 8.633 ; 8.633 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 8.790 ; 8.790 ;       ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Progagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.247 ; 4.247 ; 4.247 ; 4.247 ;
; SW[4]      ; GPIO_0[6]   ; 4.287 ; 4.287 ; 4.287 ; 4.287 ;
; SW[4]      ; GPIO_0[7]   ; 4.247 ; 4.247 ; 4.247 ; 4.247 ;
; SW[4]      ; GPIO_0[8]   ; 4.183 ; 4.183 ; 4.183 ; 4.183 ;
; SW[4]      ; GPIO_0[10]  ; 4.141 ; 4.141 ; 4.141 ; 4.141 ;
; SW[4]      ; GPIO_0[11]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[12]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[13]  ; 4.107 ; 4.107 ; 4.107 ; 4.107 ;
; SW[4]      ; GPIO_0[14]  ; 3.875 ; 3.875 ; 3.875 ; 3.875 ;
; SW[4]      ; GPIO_0[15]  ; 3.865 ; 3.865 ; 3.865 ; 3.865 ;
; SW[4]      ; GPIO_0[16]  ; 3.915 ; 3.915 ; 3.915 ; 3.915 ;
; SW[4]      ; GPIO_0[17]  ; 3.962 ; 3.962 ; 3.962 ; 3.962 ;
; SW[4]      ; GPIO_0[18]  ; 3.990 ; 3.990 ; 3.990 ; 3.990 ;
; SW[4]      ; GPIO_0[19]  ; 3.782 ; 3.782 ; 3.782 ; 3.782 ;
; SW[4]      ; GPIO_0[20]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[21]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[23]  ; 3.994 ; 3.994 ; 3.994 ; 3.994 ;
; SW[4]      ; GPIO_0[24]  ; 3.960 ; 3.960 ; 3.960 ; 3.960 ;
; SW[4]      ; GPIO_0[25]  ; 3.960 ; 3.960 ; 3.960 ; 3.960 ;
; SW[4]      ; GPIO_0[26]  ; 3.984 ; 3.984 ; 3.984 ; 3.984 ;
; SW[4]      ; GPIO_0[27]  ; 4.144 ; 4.144 ; 4.144 ; 4.144 ;
; SW[4]      ; GPIO_0[28]  ; 4.120 ; 4.120 ; 4.120 ; 4.120 ;
; SW[4]      ; GPIO_0[29]  ; 4.120 ; 4.120 ; 4.120 ; 4.120 ;
; SW[4]      ; GPIO_0[30]  ; 3.869 ; 3.869 ; 3.869 ; 3.869 ;
; SW[4]      ; GPIO_0[31]  ; 4.043 ; 4.043 ; 4.043 ; 4.043 ;
; SW[4]      ; GPIO_0[32]  ; 4.111 ; 4.111 ; 4.111 ; 4.111 ;
; SW[4]      ; GPIO_0[33]  ; 4.111 ; 4.111 ; 4.111 ; 4.111 ;
; SW[4]      ; GPIO_0[34]  ; 2.855 ; 2.855 ; 2.855 ; 2.855 ;
; SW[4]      ; GPIO_1[0]   ;       ; 4.248 ; 4.248 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.214 ; 4.214 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.124 ; 4.124 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.025 ; 4.025 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 4.197 ; 4.197 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 3.910 ; 3.910 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 3.801 ; 3.801 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 3.800 ; 3.800 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.046 ; 4.046 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.117 ; 4.117 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 3.801 ; 3.801 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 3.934 ; 3.934 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 3.929 ; 3.929 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 3.735 ; 3.735 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 3.929 ; 3.929 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 3.846 ; 3.846 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 4.046 ; 4.046 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 4.123 ; 4.123 ;       ;
+------------+-------------+-------+-------+-------+-------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 43519744 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 43519744 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6500     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6500     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 72    ; 72   ;
; Unconstrained Input Port Paths  ; 2416  ; 2416 ;
; Unconstrained Output Ports      ; 152   ; 152  ;
; Unconstrained Output Port Paths ; 729   ; 729  ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Sat Jul  4 14:58:14 2015
Info: Command: quartus_sta atari800core -c atari800core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari800core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Info (332146): Worst-case setup slack is 0.299
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.299         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):     2.491         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 11.497
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    11.497         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 4.467
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     4.467         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info (332146): Worst-case setup slack is 6.253
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     6.253         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.828         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 14.375
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    14.375         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 2.450
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     2.450         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 2 warnings
    Info: Peak virtual memory: 451 megabytes
    Info: Processing ended: Sat Jul  4 14:58:20 2015
    Info: Elapsed time: 00:00:06
    Info: Total CPU time (on all processors): 00:00:06


