TimeQuest Timing Analyzer report for atari800core
Tue Apr 21 21:47:54 2015
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Propagation Delay
 26. Minimum Propagation Delay
 27. Output Enable Times
 28. Minimum Output Enable Times
 29. Output Disable Times
 30. Minimum Output Disable Times
 31. Fast Model Setup Summary
 32. Fast Model Hold Summary
 33. Fast Model Recovery Summary
 34. Fast Model Removal Summary
 35. Fast Model Minimum Pulse Width Summary
 36. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 37. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 38. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 39. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 41. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 43. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 44. Fast Model Minimum Pulse Width: 'CLOCK_50'
 45. Setup Times
 46. Hold Times
 47. Clock to Output Times
 48. Minimum Clock to Output Times
 49. Propagation Delay
 50. Minimum Propagation Delay
 51. Output Enable Times
 52. Minimum Output Enable Times
 53. Output Disable Times
 54. Minimum Output Disable Times
 55. Multicorner Timing Analysis Summary
 56. Setup Times
 57. Hold Times
 58. Clock to Output Times
 59. Minimum Clock to Output Times
 60. Progagation Delay
 61. Minimum Progagation Delay
 62. Setup Transfers
 63. Hold Transfers
 64. Recovery Transfers
 65. Removal Transfers
 66. Report TCCS
 67. Report RSKM
 68. Unconstrained Paths
 69. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
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; TimeQuest Timing Analyzer Summary                                                      ;
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; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari800core                                                      ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
+--------------------+-------------------------------------------------------------------+


+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ; < 0.1%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+------------------------------------------------------+
; SDC File List                                        ;
+------------------+--------+--------------------------+
; SDC File Path    ; Status ; Read at                  ;
+------------------+--------+--------------------------+
; atari800core.sdc ; OK     ; Tue Apr 21 21:47:49 2015 ;
+------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+-----------------------------------------------------------------------+
; Slow Model Fmax Summary                                               ;
+------------+-----------------+---------------------------------+------+
; Fmax       ; Restricted Fmax ; Clock Name                      ; Note ;
+------------+-----------------+---------------------------------+------+
; 58.29 MHz  ; 58.29 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 174.95 MHz ; 174.95 MHz      ; pll|altpll_component|pll|clk[0] ;      ;
+------------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


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; Slow Model Setup Summary                                ;
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; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 0.236 ; 0.000         ;
; pll|altpll_component|pll|clk[0] ; 2.979 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 10.506 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 5.167 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                   ;
+-------+-------------------------------------------------------------------------------------------------+----------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                       ; To Node                                                        ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-------------------------------------------------------------------------------------------------+----------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.236 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 17.193     ;
; 0.242 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 17.186     ;
; 0.251 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 17.185     ;
; 0.252 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|X[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 17.180     ;
; 0.267 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Nreg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 17.169     ;
; 0.267 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Zreg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 17.169     ;
; 0.269 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 17.167     ;
; 0.271 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 17.165     ;
; 0.305 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 17.127     ;
; 0.320 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|X[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 17.116     ;
; 0.323 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 17.108     ;
; 0.348 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 17.079     ;
; 0.354 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 17.072     ;
; 0.360 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|addr_r[18]                                ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|a_r[31]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 17.059     ;
; 0.362 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 17.070     ;
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; 0.443 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|gtia:gtia1|grafp2_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.980     ;
; 0.443 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|gtia:gtia1|grafp2_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.980     ;
; 0.443 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|gtia:gtia1|grafp2_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.980     ;
; 0.443 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|gtia:gtia1|grafp2_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.980     ;
; 0.443 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|gtia:gtia1|grafp2_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.980     ;
; 0.443 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|gtia:gtia1|grafp2_reg[1]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.980     ;
; 0.443 ; atari800core:atari800|address_decoder:mmu1|state_reg[0]                                         ; atari800core:atari800|gtia:gtia1|grafp2_reg[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 16.980     ;
; 0.443 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 16.987     ;
; 0.444 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[9]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Nreg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 16.994     ;
; 0.444 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[9]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Zreg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 16.994     ;
; 0.444 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 16.990     ;
; 0.446 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]                                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 16.986     ;
; 0.446 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[9]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 16.992     ;
; 0.448 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[9]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 16.990     ;
; 0.452 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 16.986     ;
; 0.453 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[10]                            ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Nreg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 16.981     ;
; 0.453 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[10]                            ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Zreg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 16.981     ;
; 0.453 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|X[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 16.981     ;
; 0.455 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[10]                            ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Y[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 16.979     ;
+-------+-------------------------------------------------------------------------------------------------+----------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.979 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.753      ;
; 3.058 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.680      ;
; 3.104 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.629      ;
; 3.297 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.441      ;
; 3.494 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.240      ;
; 3.619 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.116      ;
; 3.620 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.112      ;
; 3.694 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.039      ;
; 3.703 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.035      ;
; 3.780 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.958      ;
; 3.781 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.953      ;
; 3.816 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.917      ;
; 3.830 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 4.898      ;
; 3.868 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.865      ;
; 3.906 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 4.829      ;
; 3.924 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.809      ;
; 3.944 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.783      ;
; 3.947 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.790      ;
; 3.957 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.776      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.778      ;
; 3.974 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.759      ;
; 3.990 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.743      ;
; 4.018 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[0]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 4.710      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.020 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.713      ;
; 4.021 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[4]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 4.707      ;
; 4.027 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.710      ;
; 4.039 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.698      ;
; 4.046 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.687      ;
; 4.079 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.654      ;
; 4.093 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.644      ;
; 4.095 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.642      ;
; 4.096 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.637      ;
; 4.098 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.635      ;
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; 4.129 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.604      ;
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; 4.138 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.596      ;
; 4.173 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.564      ;
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; 4.204 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[8]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.534      ;
; 4.205 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.533      ;
; 4.206 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.527      ;
; 4.211 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.526      ;
; 4.216 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.517      ;
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; 4.243 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|udqm_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.013     ; 4.477      ;
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; 4.244 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.493      ;
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; 4.244 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.493      ;
; 4.244 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.493      ;
; 4.244 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.493      ;
; 4.244 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.493      ;
; 4.244 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.493      ;
; 4.246 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.491      ;
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; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.250 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.483      ;
; 4.251 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.482      ;
; 4.253 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.484      ;
; 4.253 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.479      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.476      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.481      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.481      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.481      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.481      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.481      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.481      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.481      ;
; 4.256 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.481      ;
; 4.270 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.464      ;
; 4.276 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.461      ;
; 4.280 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.454      ;
; 4.281 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.452      ;
; 4.281 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.452      ;
; 4.281 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.452      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.620 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.905      ;
; 0.629 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.915      ;
; 0.629 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.914      ;
; 0.632 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.917      ;
; 0.633 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.918      ;
; 0.637 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.923      ;
; 0.769 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.054      ;
; 0.779 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.064      ;
; 0.780 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.065      ;
; 0.807 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.093      ;
; 0.862 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.146      ;
; 0.865 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.151      ;
; 0.867 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.153      ;
; 0.867 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.151      ;
; 0.868 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.153      ;
; 0.869 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.153      ;
; 0.960 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.244      ;
; 0.964 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.249      ;
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; 0.976 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.261      ;
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; 0.980 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.265      ;
; 0.981 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.267      ;
; 0.982 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.268      ;
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; 1.016 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.302      ;
; 1.018 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.304      ;
; 1.018 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.303      ;
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; 1.020 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.306      ;
; 1.021 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.307      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
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; 1.034 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.320      ;
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; 1.072 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.358      ;
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; 1.122 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.408      ;
; 1.138 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.422      ;
; 1.164 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.450      ;
; 1.166 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.445      ;
; 1.171 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.007     ; 1.449      ;
; 1.178 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.007     ; 1.456      ;
; 1.182 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.461      ;
; 1.183 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.469      ;
; 1.204 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[1]             ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.489      ;
; 1.207 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.491      ;
; 1.213 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.499      ;
; 1.214 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[2]             ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.499      ;
; 1.214 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 1.500      ;
; 1.216 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.500      ;
; 1.231 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[13]          ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.515      ;
; 1.247 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.533      ;
; 1.271 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.556      ;
; 1.289 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.576      ;
; 1.291 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.578      ;
; 1.293 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.580      ;
; 1.295 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.581      ;
; 1.297 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.584      ;
; 1.297 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.584      ;
; 1.298 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.585      ;
; 1.298 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.585      ;
; 1.300 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.586      ;
; 1.306 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.005     ; 1.586      ;
; 1.309 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.010     ; 1.584      ;
; 1.311 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[29]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.590      ;
; 1.400 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.686      ;
; 1.408 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.694      ;
; 1.415 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.701      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.418 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.704      ;
; 1.419 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.705      ;
; 1.449 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.735      ;
; 1.449 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.735      ;
; 1.452 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.738      ;
; 1.453 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.739      ;
; 1.454 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.740      ;
; 1.455 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.741      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                   ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                              ; To Node                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[3]                                       ; atari800core:atari800|antic:antic1|hcount_reg[3]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|vblank_reg                                          ; atari800core:atari800|antic:antic1|vblank_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
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; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
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+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                 ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 10.506 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[11]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.918      ;
; 10.506 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[15]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.918      ;
; 10.549 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[10]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.878      ;
; 10.549 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[8]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.878      ;
; 10.552 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.872      ;
; 10.552 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.872      ;
; 10.552 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_reg                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.872      ;
; 10.552 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.872      ;
; 10.552 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[0]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.872      ;
; 10.556 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_READ_reg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.871      ;
; 10.556 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_8BIT_WRITE_ENABLE_reg                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.871      ;
; 10.556 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_32BIT_WRITE_ENABLE_reg               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.871      ;
; 10.560 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.869      ;
; 10.562 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.866      ;
; 10.562 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.857      ;
; 10.562 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.857      ;
; 10.562 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.857      ;
; 10.562 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.857      ;
; 10.562 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 6.863      ;
; 10.562 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.866      ;
; 10.563 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[2]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.863      ;
; 10.563 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[4]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.863      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[31] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[22]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[23]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[12]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.567 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[17]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.860      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[31]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[29]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[24]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[28]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[26]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[21]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[23]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[16]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[17]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.568 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[22]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.863      ;
; 10.569 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[0]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.852      ;
; 10.569 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.852      ;
; 10.569 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[7]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.852      ;
; 10.569 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[6]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.852      ;
; 10.569 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[3]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.852      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[1]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[2]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[3]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[4]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[5]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[6]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[7]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[8]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[9]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[10]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[11]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[12]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[13]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[14]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[15]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.489      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.495      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 6.500      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[8]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[9]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[10] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[11] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[12] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[13] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[14] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.490      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[15] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[16] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[17] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[18] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[19] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[20] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[21] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[22] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
; 10.929 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[23] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.485      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                           ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                                              ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|antic_counter:antic_counter_display_list|value_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 5.431      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|antic_counter:antic_counter_display_list|value_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 5.431      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|antic_counter:antic_counter_display_list|value_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 5.431      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[0][4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 5.436      ;
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; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|antic_counter:antic_counter_display_list|value_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 5.431      ;
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; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:player0|shift_reg[0]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 5.434      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:player0|shift_reg[1]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 5.434      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:player0|shift_reg[2]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 5.434      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:player0|shift_reg[3]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 5.434      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:player0|shift_reg[4]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 5.434      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:player0|shift_reg[5]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 5.434      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|gtia_player:player0|shift_reg[6]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 5.434      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp2_delay|shift_reg[1][6]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 5.443      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp2_delay|shift_reg[0][6]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 5.443      ;
; 5.167 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|hposp2_raw_reg[7]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.021     ; 5.432      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                                                                   ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a1~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a2~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a3~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a4~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a5~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a6~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a7~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0                                             ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg                                                   ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10                                            ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4                                             ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1                                             ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg5                                             ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.540  ; 7.540  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.080  ; 7.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.057  ; 7.057  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.442  ; 7.442  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.300  ; 7.300  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.399  ; 7.399  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.351  ; 7.351  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.358  ; 7.358  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.540  ; 7.540  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.927  ; 6.927  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.086  ; 7.086  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 7.044  ; 7.044  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.838  ; 6.838  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.806  ; 6.806  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.096  ; 7.096  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.289  ; 7.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.029  ; 7.029  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 8.013  ; 8.013  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 6.789  ; 6.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.875  ; 6.875  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 7.935  ; 7.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 7.561  ; 7.561  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 7.827  ; 7.827  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 7.838  ; 7.838  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 8.013  ; 8.013  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 7.426  ; 7.426  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 7.099  ; 7.099  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 7.414  ; 7.414  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 7.786  ; 7.786  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.539  ; 7.539  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 7.284  ; 7.284  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 6.716  ; 6.716  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 6.374  ; 6.374  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 6.634  ; 6.634  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 7.310  ; 7.310  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 7.482  ; 7.482  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 5.822  ; 5.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 6.893  ; 6.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 6.573  ; 6.573  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 7.539  ; 7.539  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 5.828  ; 5.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 7.427  ; 7.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 5.819  ; 5.819  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 6.201  ; 6.201  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.436  ; 6.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.151  ; 6.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 9.743  ; 9.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 8.333  ; 8.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 8.142  ; 8.142  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.685  ; 7.685  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 18.734 ; 18.734 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 17.970 ; 17.970 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 16.623 ; 16.623 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 16.570 ; 16.570 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 17.779 ; 17.779 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 17.689 ; 17.689 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 17.298 ; 17.298 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 17.651 ; 17.651 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 17.466 ; 17.466 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 17.470 ; 17.470 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 17.033 ; 17.033 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 16.823 ; 16.823 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 18.734 ; 18.734 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 17.656 ; 17.656 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 18.412 ; 18.412 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 17.556 ; 17.556 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 18.483 ; 18.483 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 15.318 ; 15.318 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 15.318 ; 15.318 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 5.457  ; 5.457  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 3.010  ; 3.010  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.642  ; 4.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 14.306 ; 14.306 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 14.238 ; 14.238 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 6.233  ; 6.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Hold Times                                                                                   ;
+--------------+------------+---------+---------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise    ; Fall    ; Clock Edge ; Clock Reference                 ;
+--------------+------------+---------+---------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -6.308  ; -6.308  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -6.717  ; -6.717  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -6.738  ; -6.738  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -6.628  ; -6.628  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -6.876  ; -6.876  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -6.859  ; -6.859  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -6.854  ; -6.854  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -6.999  ; -6.999  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -6.740  ; -6.740  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.597  ; -6.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.398  ; -6.398  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -6.308  ; -6.308  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.327  ; -6.327  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.413  ; -6.413  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -6.825  ; -6.825  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -6.462  ; -6.462  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -6.733  ; -6.733  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -6.541  ; -6.541  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -6.541  ; -6.541  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -6.627  ; -6.627  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -7.687  ; -7.687  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -7.313  ; -7.313  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -7.579  ; -7.579  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -7.590  ; -7.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -7.765  ; -7.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -7.178  ; -7.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -6.851  ; -6.851  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -7.166  ; -7.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -7.538  ; -7.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -5.571  ; -5.571  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -7.036  ; -7.036  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -6.468  ; -6.468  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -6.126  ; -6.126  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -6.386  ; -6.386  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -7.062  ; -7.062  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -7.234  ; -7.234  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -5.574  ; -5.574  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -6.645  ; -6.645  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -6.325  ; -6.325  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -7.291  ; -7.291  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -5.580  ; -5.580  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -7.179  ; -7.179  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -5.571  ; -5.571  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -5.953  ; -5.953  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -6.188  ; -6.188  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -5.903  ; -5.903  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -8.593  ; -8.593  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -8.085  ; -8.085  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -7.894  ; -7.894  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -7.437  ; -7.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -9.200  ; -9.200  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -11.924 ; -11.924 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -9.836  ; -9.836  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -9.820  ; -9.820  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -11.039 ; -11.039 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -11.026 ; -11.026 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -9.200  ; -9.200  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -9.953  ; -9.953  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -10.885 ; -10.885 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -9.807  ; -9.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -9.285  ; -9.285  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -9.692  ; -9.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -10.279 ; -10.279 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -9.729  ; -9.729  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -9.925  ; -9.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -9.858  ; -9.858  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -10.503 ; -10.503 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -2.447  ; -2.447  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -2.750  ; -2.750  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -5.009  ; -5.009  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -2.447  ; -2.447  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -3.940  ; -3.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -3.262  ; -3.262  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -7.016  ; -7.016  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -5.985  ; -5.985  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+---------+---------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 6.326  ; 6.326  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.197  ; 6.197  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.345  ; 5.345  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.683  ; 5.683  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 6.326  ; 6.326  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.810  ; 5.810  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.832  ; 5.832  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.950  ; 4.950  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.819  ; 5.819  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.598  ; 4.598  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.602  ; 4.602  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.338  ; 5.338  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.936  ; 4.936  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.254  ; 5.254  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.785  ; 5.785  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.782  ; 3.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.602  ; 5.602  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.404  ; 5.404  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.888  ; 4.888  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.264  ; 5.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.260  ; 5.260  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.253  ; 5.253  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.536  ; 5.536  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.598  ; 5.598  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.602  ; 5.602  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.244  ; 5.244  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.244  ; 5.244  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.865  ; 4.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.231  ; 5.231  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.962  ; 4.962  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.235  ; 5.235  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.108  ; 5.108  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.213  ; 5.213  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 5.205  ; 5.205  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.995  ; 4.995  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.005  ; 5.005  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.983  ; 4.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.817  ; 6.817  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 6.758  ; 6.758  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 6.817  ; 6.817  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.153  ; 6.153  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 6.364  ; 6.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 6.634  ; 6.634  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 5.991  ; 5.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.697  ; 5.697  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 6.305  ; 6.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 6.284  ; 6.284  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 6.041  ; 6.041  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 6.273  ; 6.273  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 6.500  ; 6.500  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 6.551  ; 6.551  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 5.961  ; 5.961  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 5.346  ; 5.346  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.498  ; 5.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.290  ; 5.290  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 5.391  ; 5.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 5.948  ; 5.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.480  ; 5.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 5.338  ; 5.338  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 5.300  ; 5.300  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.669  ; 4.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 4.922  ; 4.922  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 4.981  ; 4.981  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 5.625  ; 5.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 5.532  ; 5.532  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.929  ; 4.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.941  ; 4.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.932  ; 4.932  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 9.222  ; 9.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.475  ; 7.475  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 9.222  ; 9.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.134  ; 7.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.832  ; 7.832  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.090  ; 8.090  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 8.399  ; 8.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 8.872  ; 8.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.435  ; 7.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 9.222  ; 9.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 8.965  ; 8.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 8.066  ; 8.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.530  ; 7.530  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.556  ; 7.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 6.511  ; 6.511  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.556  ; 7.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 8.381  ; 8.381  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 7.293  ; 7.293  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 8.029  ; 8.029  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 5.277  ; 5.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 6.511  ; 6.511  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 7.575  ; 7.575  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 7.114  ; 7.114  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 7.575  ; 7.575  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.703  ; 5.703  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 6.462  ; 6.462  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.876  ; 5.876  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.914  ; 5.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.593  ; 5.593  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.151  ; 6.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 17.261 ; 17.261 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 10.720 ; 10.720 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 10.158 ; 10.158 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 9.150  ; 9.150  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 10.524 ; 10.524 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 9.970  ; 9.970  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 9.198  ; 9.198  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 9.484  ; 9.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 9.282  ; 9.282  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 9.667  ; 9.667  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 9.936  ; 9.936  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.333  ; 9.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 10.093 ; 10.093 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 9.195  ; 9.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 15.524 ; 15.524 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 16.164 ; 16.164 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 17.261 ; 17.261 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 16.447 ; 16.447 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 16.438 ; 16.438 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.920  ; 4.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.920  ; 4.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.643  ; 4.643  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.661  ; 4.661  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.373  ; 4.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.359  ; 4.359  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.658  ; 4.658  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.692  ; 4.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.614  ; 4.614  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.614  ; 4.614  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.619  ; 4.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.347  ; 4.347  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.410  ; 4.410  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.627  ; 4.627  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.632  ; 4.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 10.411 ; 10.411 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 7.001  ; 7.001  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 10.395 ; 10.395 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.635  ; 5.635  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 10.599 ; 10.599 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 10.599 ; 10.599 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 9.138  ; 9.138  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 9.965  ; 9.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 9.215  ; 9.215  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 10.830 ; 10.830 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 10.830 ; 10.830 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 10.328 ; 10.328 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 10.552 ; 10.552 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 10.533 ; 10.533 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.947  ; 5.947  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 10.647 ; 10.647 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 10.647 ; 10.647 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 9.903  ; 9.903  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 9.641  ; 9.641  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 10.577 ; 10.577 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.792  ; 4.792  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.598  ; 4.598  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.197  ; 6.197  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.345  ; 5.345  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.683  ; 5.683  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 6.326  ; 6.326  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.810  ; 5.810  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.832  ; 5.832  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.950  ; 4.950  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.819  ; 5.819  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.598  ; 4.598  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.602  ; 4.602  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.338  ; 5.338  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.936  ; 4.936  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.254  ; 5.254  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.785  ; 5.785  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.782  ; 3.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.865  ; 4.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.404  ; 5.404  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.888  ; 4.888  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.264  ; 5.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.260  ; 5.260  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.253  ; 5.253  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.536  ; 5.536  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.598  ; 5.598  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.602  ; 5.602  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.244  ; 5.244  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.244  ; 5.244  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.865  ; 4.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.231  ; 5.231  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.962  ; 4.962  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.235  ; 5.235  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.108  ; 5.108  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.213  ; 5.213  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 5.205  ; 5.205  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.995  ; 4.995  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.005  ; 5.005  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.983  ; 4.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 4.669  ; 4.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 6.758  ; 6.758  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 6.817  ; 6.817  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.153  ; 6.153  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 6.364  ; 6.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 6.634  ; 6.634  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 5.991  ; 5.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.697  ; 5.697  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 6.305  ; 6.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 6.284  ; 6.284  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 6.041  ; 6.041  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 6.273  ; 6.273  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 6.500  ; 6.500  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 6.551  ; 6.551  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 5.961  ; 5.961  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 5.346  ; 5.346  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.498  ; 5.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.290  ; 5.290  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 5.391  ; 5.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 5.948  ; 5.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.480  ; 5.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 5.338  ; 5.338  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 5.300  ; 5.300  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.669  ; 4.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 4.922  ; 4.922  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 4.981  ; 4.981  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 5.625  ; 5.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 5.532  ; 5.532  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.929  ; 4.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.941  ; 4.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.932  ; 4.932  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 5.709  ; 5.709  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.475  ; 7.475  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 9.222  ; 9.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.134  ; 7.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.832  ; 7.832  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.090  ; 8.090  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 8.399  ; 8.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 7.531  ; 7.531  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.435  ; 7.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 7.602  ; 7.602  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.992  ; 6.992  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 6.303  ; 6.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.530  ; 7.530  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.556  ; 7.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 6.096  ; 6.096  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.556  ; 7.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 6.438  ; 6.438  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 5.709  ; 5.709  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 6.057  ; 6.057  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 5.277  ; 5.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 6.511  ; 6.511  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 5.703  ; 5.703  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 7.114  ; 7.114  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 7.211  ; 7.211  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.703  ; 5.703  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 6.462  ; 6.462  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.876  ; 5.876  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.914  ; 5.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.593  ; 5.593  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.151  ; 6.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 6.559  ; 6.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 7.682  ; 7.682  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 7.811  ; 7.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 6.606  ; 6.606  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 8.992  ; 8.992  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 7.777  ; 7.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 6.595  ; 6.595  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 7.033  ; 7.033  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 6.763  ; 6.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 7.056  ; 7.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 7.610  ; 7.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 7.435  ; 7.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 6.559  ; 6.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 7.100  ; 7.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 9.581  ; 9.581  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 8.917  ; 8.917  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 8.624  ; 8.624  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 8.055  ; 8.055  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 9.729  ; 9.729  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.347  ; 4.347  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.920  ; 4.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.920  ; 4.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.643  ; 4.643  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.661  ; 4.661  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.373  ; 4.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.359  ; 4.359  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.658  ; 4.658  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.692  ; 4.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.614  ; 4.614  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.614  ; 4.614  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.619  ; 4.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.347  ; 4.347  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.410  ; 4.410  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.627  ; 4.627  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.632  ; 4.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 7.591  ; 7.591  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 7.001  ; 7.001  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 7.575  ; 7.575  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.635  ; 5.635  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 6.306  ; 6.306  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 7.648  ; 7.648  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 6.690  ; 6.690  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 7.266  ; 7.266  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 6.306  ; 6.306  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 7.562  ; 7.562  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 7.835  ; 7.835  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 7.574  ; 7.574  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 7.562  ; 7.562  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 7.778  ; 7.778  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.947  ; 5.947  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 6.657  ; 6.657  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 7.858  ; 7.858  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 6.676  ; 6.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 6.657  ; 6.657  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 7.359  ; 7.359  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.792  ; 4.792  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+------------------------------------------------------------+
; Propagation Delay                                          ;
+------------+-------------+-------+--------+--------+-------+
; Input Port ; Output Port ; RR    ; RF     ; FR     ; FF    ;
+------------+-------------+-------+--------+--------+-------+
; SW[4]      ; GPIO_0[5]   ; 8.850 ; 8.850  ; 8.850  ; 8.850 ;
; SW[4]      ; GPIO_0[6]   ; 8.890 ; 8.890  ; 8.890  ; 8.890 ;
; SW[4]      ; GPIO_0[7]   ; 8.850 ; 8.850  ; 8.850  ; 8.850 ;
; SW[4]      ; GPIO_0[8]   ; 8.611 ; 8.611  ; 8.611  ; 8.611 ;
; SW[4]      ; GPIO_0[10]  ; 8.835 ; 8.835  ; 8.835  ; 8.835 ;
; SW[4]      ; GPIO_0[11]  ; 9.322 ; 9.322  ; 9.322  ; 9.322 ;
; SW[4]      ; GPIO_0[12]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[13]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[14]  ; 8.819 ; 8.819  ; 8.819  ; 8.819 ;
; SW[4]      ; GPIO_0[15]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[16]  ; 8.391 ; 8.391  ; 8.391  ; 8.391 ;
; SW[4]      ; GPIO_0[17]  ; 8.425 ; 8.425  ; 8.425  ; 8.425 ;
; SW[4]      ; GPIO_0[18]  ; 8.817 ; 8.817  ; 8.817  ; 8.817 ;
; SW[4]      ; GPIO_0[19]  ; 8.814 ; 8.814  ; 8.814  ; 8.814 ;
; SW[4]      ; GPIO_0[20]  ; 8.807 ; 8.807  ; 8.807  ; 8.807 ;
; SW[4]      ; GPIO_0[21]  ; 8.807 ; 8.807  ; 8.807  ; 8.807 ;
; SW[4]      ; GPIO_0[23]  ; 8.813 ; 8.813  ; 8.813  ; 8.813 ;
; SW[4]      ; GPIO_0[24]  ; 9.163 ; 9.163  ; 9.163  ; 9.163 ;
; SW[4]      ; GPIO_0[25]  ; 9.163 ; 9.163  ; 9.163  ; 9.163 ;
; SW[4]      ; GPIO_0[26]  ; 9.252 ; 9.252  ; 9.252  ; 9.252 ;
; SW[4]      ; GPIO_0[27]  ; 9.532 ; 9.532  ; 9.532  ; 9.532 ;
; SW[4]      ; GPIO_0[28]  ; 9.543 ; 9.543  ; 9.543  ; 9.543 ;
; SW[4]      ; GPIO_0[29]  ; 9.543 ; 9.543  ; 9.543  ; 9.543 ;
; SW[4]      ; GPIO_0[30]  ; 7.673 ; 7.673  ; 7.673  ; 7.673 ;
; SW[4]      ; GPIO_0[31]  ; 8.029 ; 8.029  ; 8.029  ; 8.029 ;
; SW[4]      ; GPIO_0[32]  ; 9.162 ; 9.162  ; 9.162  ; 9.162 ;
; SW[4]      ; GPIO_0[33]  ; 9.162 ; 9.162  ; 9.162  ; 9.162 ;
; SW[4]      ; GPIO_0[34]  ; 6.198 ; 6.198  ; 6.198  ; 6.198 ;
; SW[4]      ; GPIO_1[0]   ;       ; 7.867  ; 7.867  ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 9.622  ; 9.622  ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 9.365  ; 9.365  ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 10.111 ; 10.111 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 8.601  ; 8.601  ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 9.214  ; 9.214  ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 10.535 ; 10.535 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 9.065  ; 9.065  ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 10.160 ; 10.160 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 9.159  ; 9.159  ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 9.641  ; 9.641  ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 9.160  ; 9.160  ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 9.186  ; 9.186  ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 9.432  ; 9.432  ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 9.186  ; 9.186  ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 8.989  ; 8.989  ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 8.267  ; 8.267  ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 8.616  ; 8.616  ;       ;
+------------+-------------+-------+--------+--------+-------+


+------------------------------------------------------------+
; Minimum Propagation Delay                                  ;
+------------+-------------+-------+--------+--------+-------+
; Input Port ; Output Port ; RR    ; RF     ; FR     ; FF    ;
+------------+-------------+-------+--------+--------+-------+
; SW[4]      ; GPIO_0[5]   ; 8.850 ; 8.850  ; 8.850  ; 8.850 ;
; SW[4]      ; GPIO_0[6]   ; 8.890 ; 8.890  ; 8.890  ; 8.890 ;
; SW[4]      ; GPIO_0[7]   ; 8.850 ; 8.850  ; 8.850  ; 8.850 ;
; SW[4]      ; GPIO_0[8]   ; 8.611 ; 8.611  ; 8.611  ; 8.611 ;
; SW[4]      ; GPIO_0[10]  ; 8.835 ; 8.835  ; 8.835  ; 8.835 ;
; SW[4]      ; GPIO_0[11]  ; 9.322 ; 9.322  ; 9.322  ; 9.322 ;
; SW[4]      ; GPIO_0[12]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[13]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[14]  ; 8.819 ; 8.819  ; 8.819  ; 8.819 ;
; SW[4]      ; GPIO_0[15]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[16]  ; 8.391 ; 8.391  ; 8.391  ; 8.391 ;
; SW[4]      ; GPIO_0[17]  ; 8.425 ; 8.425  ; 8.425  ; 8.425 ;
; SW[4]      ; GPIO_0[18]  ; 8.817 ; 8.817  ; 8.817  ; 8.817 ;
; SW[4]      ; GPIO_0[19]  ; 8.814 ; 8.814  ; 8.814  ; 8.814 ;
; SW[4]      ; GPIO_0[20]  ; 8.807 ; 8.807  ; 8.807  ; 8.807 ;
; SW[4]      ; GPIO_0[21]  ; 8.807 ; 8.807  ; 8.807  ; 8.807 ;
; SW[4]      ; GPIO_0[23]  ; 8.813 ; 8.813  ; 8.813  ; 8.813 ;
; SW[4]      ; GPIO_0[24]  ; 9.163 ; 9.163  ; 9.163  ; 9.163 ;
; SW[4]      ; GPIO_0[25]  ; 9.163 ; 9.163  ; 9.163  ; 9.163 ;
; SW[4]      ; GPIO_0[26]  ; 9.252 ; 9.252  ; 9.252  ; 9.252 ;
; SW[4]      ; GPIO_0[27]  ; 9.532 ; 9.532  ; 9.532  ; 9.532 ;
; SW[4]      ; GPIO_0[28]  ; 9.543 ; 9.543  ; 9.543  ; 9.543 ;
; SW[4]      ; GPIO_0[29]  ; 9.543 ; 9.543  ; 9.543  ; 9.543 ;
; SW[4]      ; GPIO_0[30]  ; 7.673 ; 7.673  ; 7.673  ; 7.673 ;
; SW[4]      ; GPIO_0[31]  ; 8.029 ; 8.029  ; 8.029  ; 8.029 ;
; SW[4]      ; GPIO_0[32]  ; 9.162 ; 9.162  ; 9.162  ; 9.162 ;
; SW[4]      ; GPIO_0[33]  ; 9.162 ; 9.162  ; 9.162  ; 9.162 ;
; SW[4]      ; GPIO_0[34]  ; 6.198 ; 6.198  ; 6.198  ; 6.198 ;
; SW[4]      ; GPIO_1[0]   ;       ; 7.867  ; 7.867  ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 9.622  ; 9.622  ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 9.365  ; 9.365  ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 10.111 ; 10.111 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 8.601  ; 8.601  ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 9.214  ; 9.214  ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 10.535 ; 10.535 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 9.065  ; 9.065  ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 10.160 ; 10.160 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 9.159  ; 9.159  ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 9.641  ; 9.641  ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 9.160  ; 9.160  ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 9.186  ; 9.186  ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 9.432  ; 9.432  ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 9.186  ; 9.186  ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 8.989  ; 8.989  ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 8.267  ; 8.267  ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 8.616  ; 8.616  ;       ;
+------------+-------------+-------+--------+--------+-------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.926 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.926 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.280 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.250 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.290 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.290 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.899 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.899 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.904 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.904 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.904 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.904 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.314 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 6.589 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 7.630 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.489 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 6.529 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 6.489 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.250 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.474 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.963 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.450 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.450 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.460 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 6.450 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.032 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.064 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.456 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.453 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.446 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.446 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.452 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.891 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 7.171 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 7.182 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 7.182 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.314 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.670 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.801 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.801 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 6.332 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.254 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.900 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.910 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 6.928 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.938 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.230 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.230 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 6.254 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 6.264 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.932 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.932 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.158 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 6.594 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 6.614 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.168 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 7.159 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.886 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.926 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.926 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.280 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.250 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.290 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.290 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.899 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.899 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.904 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.904 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.904 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.904 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.314 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 6.589 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 7.630 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.489 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 6.529 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 6.489 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.250 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.474 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.963 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.450 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.450 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.460 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 6.450 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.032 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.064 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.456 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.453 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.446 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.446 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.452 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.891 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 7.171 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 7.182 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 7.182 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.314 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.670 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.801 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.801 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 6.332 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.254 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.900 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.910 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 6.928 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.938 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.230 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.230 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 6.254 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 6.264 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.932 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.932 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.158 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 6.594 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 6.614 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.168 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 7.159 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.886 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.926     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.926     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.280     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.250     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.290     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.290     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.899     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.899     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.904     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.904     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.904     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.904     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.314     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 6.589     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 7.630     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.489     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 6.529     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 6.489     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.250     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.474     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.963     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.450     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.450     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.460     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 6.450     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.032     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.064     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.456     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.453     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.446     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.446     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.452     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.891     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 7.171     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 7.182     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 7.182     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.314     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.670     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.801     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.801     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 6.332     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.254     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.900     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.910     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 6.928     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.938     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.230     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.230     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 6.254     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 6.264     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.932     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.932     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.158     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 6.594     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 6.614     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.168     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 7.159     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.886     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.926     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.926     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.280     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.250     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.290     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.290     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.899     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.899     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.904     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.904     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.904     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.904     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.314     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 6.589     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 7.630     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 6.489     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 6.529     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 6.489     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.250     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.474     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.963     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.450     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.450     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.460     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 6.450     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.032     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.064     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.456     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.453     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.446     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.446     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.452     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.891     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 7.171     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 7.182     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 7.182     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.314     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.670     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.801     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.801     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 6.332     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.254     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.900     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.910     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 6.928     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.938     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.230     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.230     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 6.254     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 6.264     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.932     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.932     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.158     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 6.594     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 6.614     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.168     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 7.159     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.886     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+---------------------------------------------------------+
; Fast Model Setup Summary                                ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 6.480 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 7.095 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 14.017 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 2.632 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.480 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.253      ;
; 6.492 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.233      ;
; 6.520 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.205      ;
; 6.571 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.162      ;
; 6.701 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.027      ;
; 6.707 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.026      ;
; 6.718 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.007      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.999      ;
; 6.733 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.000      ;
; 6.801 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.927      ;
; 6.829 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.899      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.881      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.878      ;
; 6.857 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.873      ;
; 6.873 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.852      ;
; 6.884 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.846      ;
; 6.892 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.838      ;
; 6.899 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.829      ;
; 6.907 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.818      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.917 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.813      ;
; 6.919 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|reply_reg               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.810      ;
; 6.924 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.804      ;
; 6.924 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.804      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.805      ;
; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
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; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
; 6.928 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.799      ;
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; 6.933 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 1.793      ;
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; 6.939 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[4]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.786      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.940 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.787      ;
; 6.947 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.781      ;
; 6.953 ; sdram_statemachine:sdram_adaptor|READ_EN_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.775      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[31]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[29]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[24]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[28]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[27]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[26]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[30]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[19]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.778      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[20]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.778      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[18]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[21]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.778      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[25]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[23]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[16]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[17]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
; 6.956 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[22]        ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 1.777      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                            ;
+-------+-----------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                             ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 7.095 ; sdram_statemachine:sdram_adaptor|data_out_reg[5]    ; sdram_statemachine:sdram_adaptor|DATA_OUT_sreg[5]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.636      ;
; 7.126 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.599      ;
; 7.126 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.599      ;
; 7.126 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.599      ;
; 7.126 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.599      ;
; 7.126 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.599      ;
; 7.134 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.592      ;
; 7.134 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.592      ;
; 7.134 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.592      ;
; 7.134 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.592      ;
; 7.134 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.592      ;
; 7.144 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.581      ;
; 7.144 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.581      ;
; 7.144 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.581      ;
; 7.144 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.581      ;
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; 7.152 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.574      ;
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; 7.366 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.359      ;
; 7.366 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.359      ;
; 7.375 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.351      ;
; 7.375 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.351      ;
; 7.375 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.351      ;
; 7.375 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.351      ;
; 7.375 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.351      ;
; 7.399 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|nbit[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.327      ;
; 7.406 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.319      ;
; 7.407 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.319      ;
; 7.407 ; i2c_loader:audio_codec_config_over_i2c|divider[4]   ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.319      ;
; 7.408 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|state.Idle   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.319      ;
; 7.408 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|phase[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.319      ;
; 7.408 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|phase[1]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.319      ;
; 7.408 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|sda_out      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.319      ;
; 7.408 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|state.Ack    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.319      ;
; 7.408 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|state.Start  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.319      ;
; 7.408 ; i2c_loader:audio_codec_config_over_i2c|divider[2]   ; i2c_loader:audio_codec_config_over_i2c|scl_out      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.319      ;
; 7.409 ; i2c_loader:audio_codec_config_over_i2c|divider[5]   ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.003     ; 1.316      ;
; 7.417 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|nbit[0]      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.002     ; 1.309      ;
; 7.423 ; sdram_statemachine:sdram_adaptor|data_out_reg[0]    ; sdram_statemachine:sdram_adaptor|DATA_OUT_sreg[0]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.010     ; 1.295      ;
; 7.426 ; i2c_loader:audio_codec_config_over_i2c|divider[0]   ; i2c_loader:audio_codec_config_over_i2c|state.Idle   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.301      ;
+-------+-----------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.240 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.392      ;
; 0.243 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.395      ;
; 0.244 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.396      ;
; 0.245 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.397      ;
; 0.245 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.397      ;
; 0.247 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.399      ;
; 0.316 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 0.469      ;
; 0.325 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.477      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 0.479      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.477      ;
; 0.330 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.482      ;
; 0.330 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 0.483      ;
; 0.331 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.483      ;
; 0.332 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.483      ;
; 0.332 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.484      ;
; 0.332 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.483      ;
; 0.356 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.508      ;
; 0.357 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.509      ;
; 0.357 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.509      ;
; 0.359 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.511      ;
; 0.361 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.513      ;
; 0.362 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.514      ;
; 0.363 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.515      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.516      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.516      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.516      ;
; 0.366 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.518      ;
; 0.366 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.518      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
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; 0.368 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.520      ;
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; 0.521 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.673      ;
; 0.521 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.673      ;
; 0.522 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.674      ;
; 0.522 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.674      ;
; 0.522 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.674      ;
; 0.523 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.675      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                   ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                              ; To Node                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[3]                                       ; atari800core:atari800|antic:antic1|hcount_reg[3]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; atari800core:atari800|antic:antic1|hcount_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; atari800core:atari800|antic:antic1|hcount_reg[5]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; atari800core:atari800|antic:antic1|hcount_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; atari800core:atari800|antic:antic1|hcount_reg[7]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|vblank_reg                                          ; atari800core:atari800|antic:antic1|vblank_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[13]                          ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[13]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[7]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[7]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[0]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[0]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[17]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[17]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; atari800core:atari800|antic:antic1|dma_cache_ready_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[0]                                   ; atari800core:atari800|antic:antic1|dmactl_raw_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[1]                                   ; atari800core:atari800|antic:antic1|dmactl_raw_reg[1]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                    ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[1]                           ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[1]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|odd_reg                                ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|odd_reg                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|state_reg[0]                           ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|state_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|state_reg[1]                           ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|state_reg[1]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|state_reg[2]                           ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|state_reg[2]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|state_reg[3]                           ; gpio:\gen_old_gpio:gpio1|timing6502:bus_adaptor|state_reg[3]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                 ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 14.017 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[11]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.402      ;
; 14.017 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[15]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.402      ;
; 14.045 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.374      ;
; 14.045 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.374      ;
; 14.045 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[10]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.376      ;
; 14.045 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[8]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.376      ;
; 14.045 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_reg                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.374      ;
; 14.045 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.374      ;
; 14.045 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[0]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.374      ;
; 14.049 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_READ_reg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.372      ;
; 14.049 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_8BIT_WRITE_ENABLE_reg                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.372      ;
; 14.049 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_32BIT_WRITE_ENABLE_reg               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.372      ;
; 14.052 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.362      ;
; 14.052 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.362      ;
; 14.052 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.362      ;
; 14.052 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.362      ;
; 14.052 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[2]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.369      ;
; 14.052 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[4]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.369      ;
; 14.053 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.369      ;
; 14.053 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.366      ;
; 14.053 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.369      ;
; 14.053 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.370      ;
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; 14.054 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.367      ;
; 14.054 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.367      ;
; 14.054 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.367      ;
; 14.054 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[23]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.367      ;
; 14.054 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.367      ;
; 14.054 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[17]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.367      ;
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; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[31]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
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; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[24]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[28]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[26]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[21]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[23]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[12]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.366      ;
; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[16]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[17]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
; 14.055 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[22]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.368      ;
; 14.056 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[0]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.360      ;
; 14.056 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.360      ;
; 14.056 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[7]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.360      ;
; 14.056 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[6]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.360      ;
; 14.056 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[3]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.360      ;
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; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
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; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
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; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[2]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[3]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
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; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[8]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[9]                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[10]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[11]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[12]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[13]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[14]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[15]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.203      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.206      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[6]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[7]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[8]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[9]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[10] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[11] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[12] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[13] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[14] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.198      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[15] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[16] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[17] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[18] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[19] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[20] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[21] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[22] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
; 14.216 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[23] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.194      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                           ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                                              ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|hcount_reg[0]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.779      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[0][4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.769      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|skctl_reg[5]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|skctl_reg[6]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|skctl_reg[3]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.769      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|skctl_reg[4]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|serin_clock_reg                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|delay_line:serout_clock_delay|shift_reg[1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|delay_line:serout_clock_delay|shift_reg[0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|sio_out_reg                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_countdown_timer:timer2|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.769      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_countdown_timer:timer2|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.769      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_countdown_timer:timer2|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.769      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_countdown_timer:timer2|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.769      ;
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; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:\gen_stereo:pokey2|pokey_countdown_timer:timer2|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.769      ;
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; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|grafm_reg[5]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.775      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp2_delay|shift_reg[3][0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.023     ; 2.761      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp2_delay|shift_reg[2][0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.023     ; 2.761      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizep2_delay|shift_reg[1][0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.777      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|gtia:gtia1|vdelay_reg[6]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.771      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_address_reg[10]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.778      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[3][0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.780      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_address_reg[9]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.778      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_address_reg[2]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.778      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pokey:pokey1|skctl_reg[2]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[15][6]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.782      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[14][6]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.782      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[6][6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.782      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[0][5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.769      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[41]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[40]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[39]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[38]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[37]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[36]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[35]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[34]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[33]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[32]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[31]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[30]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 2.767      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_address_reg[8]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.778      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.779      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.779      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.779      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.779      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[6]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[7]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[9]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[10]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
; 2.632 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.774      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                                                                   ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a1~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a2~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a3~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a4~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a5~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a6~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a7~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9                                             ;
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; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg5                                             ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.215 ; 4.215 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.013 ; 4.013 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.036 ; 4.036 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.192 ; 4.192 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.104 ; 4.104 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.129 ; 4.129 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.104 ; 4.104 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.204 ; 4.204 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.215 ; 4.215 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 3.948 ; 3.948 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.029 ; 4.029 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 3.982 ; 3.982 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 3.926 ; 3.926 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.943 ; 3.943 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.055 ; 4.055 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.067 ; 4.067 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.987 ; 3.987 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.485 ; 4.485 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 3.839 ; 3.839 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 3.960 ; 3.960 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 4.465 ; 4.465 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 4.304 ; 4.304 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 4.396 ; 4.396 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 4.363 ; 4.363 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 4.485 ; 4.485 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 4.259 ; 4.259 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 4.067 ; 4.067 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 4.230 ; 4.230 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 4.380 ; 4.380 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.267 ; 4.267 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 4.152 ; 4.152 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 3.870 ; 3.870 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 3.700 ; 3.700 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 3.845 ; 3.845 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 4.185 ; 4.185 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 4.241 ; 4.241 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 3.491 ; 3.491 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 3.931 ; 3.931 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 3.797 ; 3.797 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 4.255 ; 4.255 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 3.499 ; 3.499 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 4.267 ; 4.267 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 3.490 ; 3.490 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 3.655 ; 3.655 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 3.721 ; 3.721 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 3.608 ; 3.608 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 5.131 ; 5.131 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 4.618 ; 4.618 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 4.521 ; 4.521 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.340 ; 4.340 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.246 ; 8.246 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.009 ; 8.009 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 7.575 ; 7.575 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.457 ; 7.457 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.895 ; 7.895 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.855 ; 7.855 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.759 ; 7.759 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.890 ; 7.890 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.803 ; 7.803 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.857 ; 7.857 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 7.749 ; 7.749 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.577 ; 7.577 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.227 ; 8.227 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.871 ; 7.871 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.246 ; 8.246 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 7.883 ; 7.883 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.241 ; 8.241 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 6.213 ; 6.213 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 6.213 ; 6.213 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 2.623 ; 2.623 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 1.609 ; 1.609 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 2.291 ; 2.291 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 5.946 ; 5.946 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 5.881 ; 5.881 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 3.637 ; 3.637 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.677 ; -3.677 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.860 ; -3.860 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.849 ; -3.849 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.839 ; -3.839 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.945 ; -3.945 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.941 ; -3.941 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.925 ; -3.925 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.994 ; -3.994 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.874 ; -3.874 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.810 ; -3.810 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.717 ; -3.717 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.677 ; -3.677 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.684 ; -3.684 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.731 ; -3.731 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.873 ; -3.873 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.786 ; -3.786 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.864 ; -3.864 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.840 ; -3.840 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -4.345 ; -4.345 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -4.184 ; -4.184 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -4.276 ; -4.276 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -4.243 ; -4.243 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -4.365 ; -4.365 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -4.139 ; -4.139 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -3.947 ; -3.947 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -4.110 ; -4.110 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -4.260 ; -4.260 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.370 ; -3.370 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -4.032 ; -4.032 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -3.750 ; -3.750 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -3.580 ; -3.580 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -3.725 ; -3.725 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -4.065 ; -4.065 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -4.121 ; -4.121 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -3.371 ; -3.371 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.811 ; -3.811 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.677 ; -3.677 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -4.135 ; -4.135 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.379 ; -3.379 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -4.147 ; -4.147 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -3.370 ; -3.370 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.535 ; -3.535 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.601 ; -3.601 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.488 ; -3.488 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.584 ; -4.584 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -4.498 ; -4.498 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -4.401 ; -4.401 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.220 ; -4.220 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.740 ; -4.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.872 ; -5.872 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.055 ; -5.055 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.000 ; -5.000 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.507 ; -5.507 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.480 ; -5.480 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -4.783 ; -4.783 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -5.065 ; -5.065 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.470 ; -5.470 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -4.994 ; -4.994 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -4.740 ; -4.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -4.906 ; -4.906 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -5.148 ; -5.148 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.995 ; -4.995 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -4.985 ; -4.985 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -5.058 ; -5.058 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -5.253 ; -5.253 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.366 ; -1.366 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -1.573 ; -1.573 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.428 ; -2.428 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.366 ; -1.366 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -2.038 ; -2.038 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.760 ; -1.760 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -3.126 ; -3.126 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.517 ; -3.517 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 2.552  ; 2.552  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.474  ; 2.474  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.141  ; 2.141  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.330  ; 2.330  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.552  ; 2.552  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.310  ; 2.310  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.015  ; 2.015  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.830  ; 1.830  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.826  ; 1.826  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.138  ; 2.138  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.944  ; 1.944  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.122  ; 2.122  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.520  ; 1.520  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 2.237  ; 2.237  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.179  ; 2.179  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.976  ; 1.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.098  ; 2.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.183  ; 2.183  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.237  ; 2.237  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.232  ; 2.232  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.083  ; 2.083  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.085  ; 2.085  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.959  ; 1.959  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.071  ; 2.071  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.038  ; 2.038  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.059  ; 2.059  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.068  ; 2.068  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.999  ; 1.999  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.036  ; 2.036  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.984  ; 1.984  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.980  ; 2.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.976  ; 2.976  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.980  ; 2.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.689  ; 2.689  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.742  ; 2.742  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.899  ; 2.899  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.591  ; 2.591  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.489  ; 2.489  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.730  ; 2.730  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.717  ; 2.717  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.632  ; 2.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.737  ; 2.737  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.860  ; 2.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.815  ; 2.815  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.546  ; 2.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.342  ; 2.342  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.381  ; 2.381  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.254  ; 2.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.328  ; 2.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.536  ; 2.536  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.379  ; 2.379  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 2.281  ; 2.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 2.265  ; 2.265  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.105  ; 2.105  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.135  ; 2.135  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.348  ; 2.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.396  ; 2.396  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.341  ; 2.341  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.134  ; 2.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.102  ; 2.102  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.106  ; 2.106  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 2.100  ; 2.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 3.995  ; 3.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.195  ; 3.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.995  ; 3.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.067  ; 3.067  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.355  ; 3.355  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.371  ; 3.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.492  ; 3.492  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 3.674  ; 3.674  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 3.116  ; 3.116  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 3.855  ; 3.855  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 3.766  ; 3.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 3.435  ; 3.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.150  ; 3.150  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 3.162  ; 3.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.763  ; 2.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 3.162  ; 3.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 3.542  ; 3.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 3.022  ; 3.022  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 3.250  ; 3.250  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 2.207  ; 2.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 2.643  ; 2.643  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 3.051  ; 3.051  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.873  ; 2.873  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 3.051  ; 3.051  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.328  ; 2.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.658  ; 2.658  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.386  ; 2.386  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.277  ; 2.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.545  ; 2.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 6.676  ; 6.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 4.319  ; 4.319  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 4.172  ; 4.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.796  ; 3.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 4.220  ; 4.220  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 4.010  ; 4.010  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 3.675  ; 3.675  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.942  ; 3.942  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.758  ; 3.758  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.863  ; 3.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.989  ; 3.989  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.712  ; 3.712  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 4.091  ; 4.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.739  ; 3.739  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 6.076  ; 6.076  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 6.320  ; 6.320  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 6.676  ; 6.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 6.602  ; 6.602  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 6.488  ; 6.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.052  ; 2.052  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.056  ; 2.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.951  ; 1.951  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.965  ; 1.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.842  ; 1.842  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.954  ; 1.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.925  ; 1.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.825  ; 1.825  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.864  ; 1.864  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.931  ; 1.931  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 4.117  ; 4.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.849  ; 2.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 4.102  ; 4.102  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.503  ; 2.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.339  ; 2.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.802  ; 4.802  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.802  ; 4.802  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.282  ; 4.282  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.549  ; 4.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.317  ; 4.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.880  ; 4.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.880  ; 4.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.697  ; 4.697  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.779  ; 4.779  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 4.811  ; 4.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.471  ; 2.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 4.841  ; 4.841  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.841  ; 4.841  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 4.570  ; 4.570  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.488  ; 4.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 4.795  ; 4.795  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.036  ; 2.036  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.826  ; 1.826  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.474  ; 2.474  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.141  ; 2.141  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.330  ; 2.330  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.552  ; 2.552  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.310  ; 2.310  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.015  ; 2.015  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.830  ; 1.830  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.826  ; 1.826  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.138  ; 2.138  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.944  ; 1.944  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.122  ; 2.122  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.520  ; 1.520  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.959  ; 1.959  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.179  ; 2.179  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.976  ; 1.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.098  ; 2.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.183  ; 2.183  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.237  ; 2.237  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.232  ; 2.232  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.083  ; 2.083  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.085  ; 2.085  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.959  ; 1.959  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.071  ; 2.071  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.038  ; 2.038  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.059  ; 2.059  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.068  ; 2.068  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.999  ; 1.999  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.036  ; 2.036  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.984  ; 1.984  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.976  ; 2.976  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.980  ; 2.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.689  ; 2.689  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.742  ; 2.742  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.899  ; 2.899  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.591  ; 2.591  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.489  ; 2.489  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.730  ; 2.730  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.717  ; 2.717  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.632  ; 2.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.737  ; 2.737  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.860  ; 2.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.815  ; 2.815  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.546  ; 2.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.342  ; 2.342  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.381  ; 2.381  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.254  ; 2.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.328  ; 2.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.536  ; 2.536  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.379  ; 2.379  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 2.281  ; 2.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 2.265  ; 2.265  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.105  ; 2.105  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.135  ; 2.135  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.348  ; 2.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.396  ; 2.396  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.341  ; 2.341  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.134  ; 2.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.102  ; 2.102  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.106  ; 2.106  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 2.100  ; 2.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.450  ; 2.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.195  ; 3.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.995  ; 3.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.067  ; 3.067  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.355  ; 3.355  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.371  ; 3.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.492  ; 3.492  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 3.193  ; 3.193  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 3.116  ; 3.116  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 3.242  ; 3.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 3.042  ; 3.042  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.700  ; 2.700  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.150  ; 3.150  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 3.162  ; 3.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.633  ; 2.633  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 3.162  ; 3.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.821  ; 2.821  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.450  ; 2.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.558  ; 2.558  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 2.207  ; 2.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 2.643  ; 2.643  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.328  ; 2.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.873  ; 2.873  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.897  ; 2.897  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.328  ; 2.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.658  ; 2.658  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.386  ; 2.386  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.277  ; 2.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.545  ; 2.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.757  ; 2.757  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.160  ; 3.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.286  ; 3.286  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.861  ; 2.861  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.685  ; 3.685  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.251  ; 3.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.757  ; 2.757  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.086  ; 3.086  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.842  ; 2.842  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.951  ; 2.951  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.150  ; 3.150  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.000  ; 3.000  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.768  ; 2.768  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.033  ; 3.033  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.923  ; 3.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.641  ; 3.641  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 3.491  ; 3.491  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.364  ; 3.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 4.030  ; 4.030  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.825  ; 1.825  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.052  ; 2.052  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.056  ; 2.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.951  ; 1.951  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.965  ; 1.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.842  ; 1.842  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.954  ; 1.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.925  ; 1.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.825  ; 1.825  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.864  ; 1.864  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.931  ; 1.931  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.093  ; 3.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.849  ; 2.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.078  ; 3.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.503  ; 2.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.339  ; 2.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 3.049  ; 3.049  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.706  ; 2.706  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.878  ; 2.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.996  ; 2.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 3.095  ; 3.095  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.999  ; 2.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.996  ; 2.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 3.111  ; 3.111  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.471  ; 2.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.705  ; 2.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 3.105  ; 3.105  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.725  ; 2.725  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.705  ; 2.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.954  ; 2.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.036  ; 2.036  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------+
; Propagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[6]   ; 4.244 ; 4.244 ; 4.244 ; 4.244 ;
; SW[4]      ; GPIO_0[7]   ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[8]   ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[10]  ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[11]  ; 4.372 ; 4.372 ; 4.372 ; 4.372 ;
; SW[4]      ; GPIO_0[12]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[13]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[14]  ; 4.200 ; 4.200 ; 4.200 ; 4.200 ;
; SW[4]      ; GPIO_0[15]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[16]  ; 3.955 ; 3.955 ; 3.955 ; 3.955 ;
; SW[4]      ; GPIO_0[17]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[18]  ; 4.148 ; 4.148 ; 4.148 ; 4.148 ;
; SW[4]      ; GPIO_0[19]  ; 4.130 ; 4.130 ; 4.130 ; 4.130 ;
; SW[4]      ; GPIO_0[20]  ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[21]  ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[23]  ; 4.144 ; 4.144 ; 4.144 ; 4.144 ;
; SW[4]      ; GPIO_0[24]  ; 4.275 ; 4.275 ; 4.275 ; 4.275 ;
; SW[4]      ; GPIO_0[25]  ; 4.275 ; 4.275 ; 4.275 ; 4.275 ;
; SW[4]      ; GPIO_0[26]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[27]  ; 4.433 ; 4.433 ; 4.433 ; 4.433 ;
; SW[4]      ; GPIO_0[28]  ; 4.442 ; 4.442 ; 4.442 ; 4.442 ;
; SW[4]      ; GPIO_0[29]  ; 4.442 ; 4.442 ; 4.442 ; 4.442 ;
; SW[4]      ; GPIO_0[30]  ; 3.650 ; 3.650 ; 3.650 ; 3.650 ;
; SW[4]      ; GPIO_0[31]  ; 3.794 ; 3.794 ; 3.794 ; 3.794 ;
; SW[4]      ; GPIO_0[32]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[33]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[34]  ; 3.066 ; 3.066 ; 3.066 ; 3.066 ;
; SW[4]      ; GPIO_1[0]   ;       ; 3.803 ; 3.803 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.531 ; 4.531 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.437 ; 4.437 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.667 ; 4.667 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 4.051 ; 4.051 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 4.295 ; 4.295 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 4.797 ; 4.797 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 4.253 ; 4.253 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.652 ; 4.652 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.343 ; 4.343 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 4.428 ; 4.428 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 4.287 ; 4.287 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 4.299 ; 4.299 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 4.359 ; 4.359 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 4.299 ; 4.299 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 4.225 ; 4.225 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 3.860 ; 3.860 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 3.969 ; 3.969 ;       ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Propagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[6]   ; 4.244 ; 4.244 ; 4.244 ; 4.244 ;
; SW[4]      ; GPIO_0[7]   ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[8]   ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[10]  ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[11]  ; 4.372 ; 4.372 ; 4.372 ; 4.372 ;
; SW[4]      ; GPIO_0[12]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[13]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[14]  ; 4.200 ; 4.200 ; 4.200 ; 4.200 ;
; SW[4]      ; GPIO_0[15]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[16]  ; 3.955 ; 3.955 ; 3.955 ; 3.955 ;
; SW[4]      ; GPIO_0[17]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[18]  ; 4.148 ; 4.148 ; 4.148 ; 4.148 ;
; SW[4]      ; GPIO_0[19]  ; 4.130 ; 4.130 ; 4.130 ; 4.130 ;
; SW[4]      ; GPIO_0[20]  ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[21]  ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[23]  ; 4.144 ; 4.144 ; 4.144 ; 4.144 ;
; SW[4]      ; GPIO_0[24]  ; 4.275 ; 4.275 ; 4.275 ; 4.275 ;
; SW[4]      ; GPIO_0[25]  ; 4.275 ; 4.275 ; 4.275 ; 4.275 ;
; SW[4]      ; GPIO_0[26]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[27]  ; 4.433 ; 4.433 ; 4.433 ; 4.433 ;
; SW[4]      ; GPIO_0[28]  ; 4.442 ; 4.442 ; 4.442 ; 4.442 ;
; SW[4]      ; GPIO_0[29]  ; 4.442 ; 4.442 ; 4.442 ; 4.442 ;
; SW[4]      ; GPIO_0[30]  ; 3.650 ; 3.650 ; 3.650 ; 3.650 ;
; SW[4]      ; GPIO_0[31]  ; 3.794 ; 3.794 ; 3.794 ; 3.794 ;
; SW[4]      ; GPIO_0[32]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[33]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[34]  ; 3.066 ; 3.066 ; 3.066 ; 3.066 ;
; SW[4]      ; GPIO_1[0]   ;       ; 3.803 ; 3.803 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.531 ; 4.531 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.437 ; 4.437 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.667 ; 4.667 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 4.051 ; 4.051 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 4.295 ; 4.295 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 4.797 ; 4.797 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 4.253 ; 4.253 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.652 ; 4.652 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.343 ; 4.343 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 4.428 ; 4.428 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 4.287 ; 4.287 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 4.299 ; 4.299 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 4.359 ; 4.359 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 4.299 ; 4.299 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 4.225 ; 4.225 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 3.860 ; 3.860 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 3.969 ; 3.969 ;       ;
+------------+-------------+-------+-------+-------+-------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.915 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.953 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.953 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.958 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.958 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.099 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.109 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.109 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.928 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.928 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.915 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.915 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.190 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.911 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 3.297 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.742 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 2.782 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.742 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.676 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.742 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.912 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.740 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.495 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.518 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.686 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.668 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.676 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.676 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.682 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.971 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 2.980 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 2.980 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.190 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.334 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.505 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.648 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.954 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.964 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.972 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.982 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.071 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.071 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.648 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.658 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.967 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.967 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.032 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.833 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.042 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.037 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.938 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.915 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.953 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.953 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.958 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.958 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.099 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.069 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.109 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.109 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.928 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.928 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.915 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.915 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.932 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.190 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.911 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 3.297 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.742 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 2.782 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.742 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.676 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.742 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.912 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.740 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.495 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.518 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.686 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.668 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.676 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.676 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.682 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.971 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 2.980 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 2.980 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.190 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.334 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.505 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.648 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.954 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.964 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.972 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.982 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.071 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.071 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.648 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.658 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.967 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.967 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.032 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.833 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.042 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.037 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.938 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.915     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.953     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.953     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.958     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.958     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.099     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.109     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.109     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.928     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.928     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.915     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.915     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.190     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.911     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 3.297     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.742     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 2.782     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.742     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.676     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.742     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.912     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.740     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.495     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.518     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.686     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.668     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.676     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.676     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.682     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.971     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 2.980     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 2.980     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.190     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.334     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.505     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.648     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.954     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.964     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.972     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.982     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.071     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.071     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.648     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.658     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.967     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.967     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.032     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.833     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.042     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.037     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.938     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.915     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.953     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.953     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.958     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.958     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.099     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.069     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.109     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.109     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.928     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.928     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.915     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.915     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.932     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.190     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.911     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 3.297     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.742     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 2.782     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.742     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.676     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.742     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.912     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.740     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.495     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.518     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.686     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.668     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.676     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.676     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.682     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.971     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 2.980     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 2.980     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.190     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.334     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.505     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.648     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.954     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.964     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.972     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.982     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.071     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.071     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.648     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.658     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.967     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.967     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.032     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.833     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.042     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.037     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.938     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+---------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                         ;
+----------------------------------+-------+-------+----------+---------+---------------------+
; Clock                            ; Setup ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+-------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; 0.236 ; 0.215 ; 10.506   ; 2.632   ; 3.236               ;
;  CLOCK_50                        ; N/A   ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 2.979 ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; 0.236 ; 0.215 ; 10.506   ; 2.632   ; 6.131               ;
; Design-wide TNS                  ; 0.0   ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A   ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000 ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; 0.000 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+-------+-------+----------+---------+---------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.540  ; 7.540  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.080  ; 7.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.057  ; 7.057  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.442  ; 7.442  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.300  ; 7.300  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.399  ; 7.399  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.351  ; 7.351  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.358  ; 7.358  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.540  ; 7.540  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.927  ; 6.927  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.086  ; 7.086  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 7.044  ; 7.044  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.838  ; 6.838  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.806  ; 6.806  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.096  ; 7.096  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.289  ; 7.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.029  ; 7.029  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 8.013  ; 8.013  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; 6.789  ; 6.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.875  ; 6.875  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 7.935  ; 7.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 7.561  ; 7.561  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 7.827  ; 7.827  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 7.838  ; 7.838  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 8.013  ; 8.013  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 7.426  ; 7.426  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 7.099  ; 7.099  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 7.414  ; 7.414  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 7.786  ; 7.786  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.539  ; 7.539  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 7.284  ; 7.284  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 6.716  ; 6.716  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 6.374  ; 6.374  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 6.634  ; 6.634  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 7.310  ; 7.310  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 7.482  ; 7.482  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 5.822  ; 5.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 6.893  ; 6.893  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 6.573  ; 6.573  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 7.539  ; 7.539  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 5.828  ; 5.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 7.427  ; 7.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 5.819  ; 5.819  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 6.201  ; 6.201  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.436  ; 6.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.151  ; 6.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 9.743  ; 9.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 8.333  ; 8.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 8.142  ; 8.142  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.685  ; 7.685  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 18.734 ; 18.734 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 17.970 ; 17.970 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 16.623 ; 16.623 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 16.570 ; 16.570 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 17.779 ; 17.779 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 17.689 ; 17.689 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 17.298 ; 17.298 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 17.651 ; 17.651 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 17.466 ; 17.466 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 17.470 ; 17.470 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 17.033 ; 17.033 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 16.823 ; 16.823 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 18.734 ; 18.734 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 17.656 ; 17.656 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 18.412 ; 18.412 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 17.556 ; 17.556 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 18.483 ; 18.483 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 15.318 ; 15.318 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 15.318 ; 15.318 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 5.457  ; 5.457  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 3.010  ; 3.010  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.642  ; 4.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 14.306 ; 14.306 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 14.238 ; 14.238 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 6.233  ; 6.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.677 ; -3.677 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.860 ; -3.860 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.849 ; -3.849 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.839 ; -3.839 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.945 ; -3.945 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.941 ; -3.941 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.925 ; -3.925 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.994 ; -3.994 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.874 ; -3.874 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.810 ; -3.810 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.717 ; -3.717 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.677 ; -3.677 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.684 ; -3.684 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.731 ; -3.731 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.873 ; -3.873 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.786 ; -3.786 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.864 ; -3.864 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[3]   ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.840 ; -3.840 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -4.345 ; -4.345 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -4.184 ; -4.184 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -4.276 ; -4.276 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -4.243 ; -4.243 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -4.365 ; -4.365 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -4.139 ; -4.139 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -3.947 ; -3.947 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -4.110 ; -4.110 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -4.260 ; -4.260 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.370 ; -3.370 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -4.032 ; -4.032 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -3.750 ; -3.750 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -3.580 ; -3.580 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -3.725 ; -3.725 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -4.065 ; -4.065 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -4.121 ; -4.121 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -3.371 ; -3.371 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.811 ; -3.811 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.677 ; -3.677 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -4.135 ; -4.135 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.379 ; -3.379 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -4.147 ; -4.147 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -3.370 ; -3.370 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.535 ; -3.535 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.601 ; -3.601 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.488 ; -3.488 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.584 ; -4.584 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -4.498 ; -4.498 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -4.401 ; -4.401 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.220 ; -4.220 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.740 ; -4.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.872 ; -5.872 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.055 ; -5.055 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.000 ; -5.000 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.507 ; -5.507 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.480 ; -5.480 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -4.783 ; -4.783 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -5.065 ; -5.065 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.470 ; -5.470 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -4.994 ; -4.994 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -4.740 ; -4.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -4.906 ; -4.906 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -5.148 ; -5.148 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.995 ; -4.995 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -4.985 ; -4.985 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -5.058 ; -5.058 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -5.253 ; -5.253 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.366 ; -1.366 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -1.573 ; -1.573 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.428 ; -2.428 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.366 ; -1.366 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -2.038 ; -2.038 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.760 ; -1.760 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -3.126 ; -3.126 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.517 ; -3.517 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 6.326  ; 6.326  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.197  ; 6.197  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.345  ; 5.345  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.683  ; 5.683  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 6.326  ; 6.326  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.810  ; 5.810  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.832  ; 5.832  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.950  ; 4.950  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.819  ; 5.819  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.598  ; 4.598  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.602  ; 4.602  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.338  ; 5.338  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.936  ; 4.936  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.254  ; 5.254  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.785  ; 5.785  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.782  ; 3.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.602  ; 5.602  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.404  ; 5.404  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.888  ; 4.888  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.264  ; 5.264  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.260  ; 5.260  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.253  ; 5.253  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.536  ; 5.536  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.598  ; 5.598  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.602  ; 5.602  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.244  ; 5.244  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.244  ; 5.244  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.865  ; 4.865  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.231  ; 5.231  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.962  ; 4.962  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.235  ; 5.235  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.108  ; 5.108  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.213  ; 5.213  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 5.205  ; 5.205  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.995  ; 4.995  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.005  ; 5.005  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.983  ; 4.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.817  ; 6.817  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 6.758  ; 6.758  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 6.817  ; 6.817  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.153  ; 6.153  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 6.364  ; 6.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 6.634  ; 6.634  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 5.991  ; 5.991  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.697  ; 5.697  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 6.305  ; 6.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 6.284  ; 6.284  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 6.041  ; 6.041  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 6.273  ; 6.273  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 6.500  ; 6.500  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 6.551  ; 6.551  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 5.961  ; 5.961  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 5.346  ; 5.346  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.498  ; 5.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.290  ; 5.290  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 5.391  ; 5.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 5.948  ; 5.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.480  ; 5.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 5.338  ; 5.338  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 5.300  ; 5.300  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.669  ; 4.669  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 4.922  ; 4.922  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 4.981  ; 4.981  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.446  ; 5.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 5.625  ; 5.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 5.532  ; 5.532  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.929  ; 4.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.941  ; 4.941  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.932  ; 4.932  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 9.222  ; 9.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.475  ; 7.475  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 9.222  ; 9.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.134  ; 7.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.832  ; 7.832  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.090  ; 8.090  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 8.399  ; 8.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 8.872  ; 8.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.435  ; 7.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 9.222  ; 9.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 8.965  ; 8.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 8.066  ; 8.066  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.530  ; 7.530  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.556  ; 7.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 6.511  ; 6.511  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.556  ; 7.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 8.381  ; 8.381  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 7.293  ; 7.293  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 8.029  ; 8.029  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 5.277  ; 5.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 6.511  ; 6.511  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 7.575  ; 7.575  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 7.114  ; 7.114  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 7.575  ; 7.575  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.703  ; 5.703  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 6.462  ; 6.462  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.876  ; 5.876  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.914  ; 5.914  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.593  ; 5.593  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.151  ; 6.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 17.261 ; 17.261 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 10.720 ; 10.720 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 10.158 ; 10.158 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 9.150  ; 9.150  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 10.524 ; 10.524 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 9.970  ; 9.970  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 9.198  ; 9.198  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 9.484  ; 9.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 9.282  ; 9.282  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 9.667  ; 9.667  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 9.936  ; 9.936  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.333  ; 9.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 10.093 ; 10.093 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 9.195  ; 9.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 15.524 ; 15.524 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 16.164 ; 16.164 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 17.261 ; 17.261 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 16.447 ; 16.447 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 16.438 ; 16.438 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.920  ; 4.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.920  ; 4.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.643  ; 4.643  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.661  ; 4.661  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.373  ; 4.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.359  ; 4.359  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.658  ; 4.658  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.692  ; 4.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.614  ; 4.614  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.614  ; 4.614  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.619  ; 4.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.347  ; 4.347  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.410  ; 4.410  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.627  ; 4.627  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.632  ; 4.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 10.411 ; 10.411 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 7.001  ; 7.001  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 10.395 ; 10.395 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.635  ; 5.635  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 10.599 ; 10.599 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 10.599 ; 10.599 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 9.138  ; 9.138  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 9.965  ; 9.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 9.215  ; 9.215  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 10.830 ; 10.830 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 10.830 ; 10.830 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 10.328 ; 10.328 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 10.552 ; 10.552 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 10.533 ; 10.533 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.947  ; 5.947  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 10.647 ; 10.647 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 10.647 ; 10.647 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 9.903  ; 9.903  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 9.641  ; 9.641  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 10.577 ; 10.577 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.792  ; 4.792  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.826  ; 1.826  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.474  ; 2.474  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.141  ; 2.141  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.330  ; 2.330  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.552  ; 2.552  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.310  ; 2.310  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.015  ; 2.015  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.830  ; 1.830  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.826  ; 1.826  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.138  ; 2.138  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.944  ; 1.944  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.094  ; 2.094  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.361  ; 2.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.122  ; 2.122  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.520  ; 1.520  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.959  ; 1.959  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.179  ; 2.179  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.976  ; 1.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.098  ; 2.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.183  ; 2.183  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.237  ; 2.237  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.232  ; 2.232  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.083  ; 2.083  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.085  ; 2.085  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.959  ; 1.959  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.071  ; 2.071  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.038  ; 2.038  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.059  ; 2.059  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 2.068  ; 2.068  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.999  ; 1.999  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.036  ; 2.036  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.984  ; 1.984  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.976  ; 2.976  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.980  ; 2.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.689  ; 2.689  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.742  ; 2.742  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.899  ; 2.899  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.591  ; 2.591  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.489  ; 2.489  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.730  ; 2.730  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.717  ; 2.717  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.632  ; 2.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.737  ; 2.737  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.860  ; 2.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.815  ; 2.815  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.546  ; 2.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.342  ; 2.342  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.381  ; 2.381  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.254  ; 2.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.328  ; 2.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.536  ; 2.536  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.379  ; 2.379  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 2.281  ; 2.281  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 2.265  ; 2.265  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.105  ; 2.105  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.135  ; 2.135  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.348  ; 2.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.396  ; 2.396  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.341  ; 2.341  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.134  ; 2.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.102  ; 2.102  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.106  ; 2.106  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 2.100  ; 2.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.450  ; 2.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.195  ; 3.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.995  ; 3.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.067  ; 3.067  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.355  ; 3.355  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.371  ; 3.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.492  ; 3.492  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 3.193  ; 3.193  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 3.116  ; 3.116  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 3.242  ; 3.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 3.042  ; 3.042  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.700  ; 2.700  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.150  ; 3.150  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 3.162  ; 3.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.633  ; 2.633  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 3.162  ; 3.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.821  ; 2.821  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.450  ; 2.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.558  ; 2.558  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 2.207  ; 2.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 2.643  ; 2.643  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.328  ; 2.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.873  ; 2.873  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.897  ; 2.897  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.328  ; 2.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.658  ; 2.658  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.386  ; 2.386  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.277  ; 2.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.545  ; 2.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.757  ; 2.757  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.160  ; 3.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.286  ; 3.286  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.861  ; 2.861  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.685  ; 3.685  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.251  ; 3.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.757  ; 2.757  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.086  ; 3.086  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.842  ; 2.842  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.951  ; 2.951  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.150  ; 3.150  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.000  ; 3.000  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.768  ; 2.768  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.033  ; 3.033  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.923  ; 3.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.641  ; 3.641  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 3.491  ; 3.491  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.364  ; 3.364  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 4.030  ; 4.030  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.825  ; 1.825  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.052  ; 2.052  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.056  ; 2.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.951  ; 1.951  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.965  ; 1.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.842  ; 1.842  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.954  ; 1.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.923  ; 1.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.925  ; 1.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.825  ; 1.825  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.864  ; 1.864  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.931  ; 1.931  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.093  ; 3.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.849  ; 2.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.078  ; 3.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.503  ; 2.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.339  ; 2.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 3.049  ; 3.049  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.706  ; 2.706  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.878  ; 2.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.996  ; 2.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 3.095  ; 3.095  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.999  ; 2.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.996  ; 2.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 3.111  ; 3.111  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.471  ; 2.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.705  ; 2.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 3.105  ; 3.105  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.725  ; 2.725  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.705  ; 2.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.954  ; 2.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.036  ; 2.036  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+------------------------------------------------------------+
; Progagation Delay                                          ;
+------------+-------------+-------+--------+--------+-------+
; Input Port ; Output Port ; RR    ; RF     ; FR     ; FF    ;
+------------+-------------+-------+--------+--------+-------+
; SW[4]      ; GPIO_0[5]   ; 8.850 ; 8.850  ; 8.850  ; 8.850 ;
; SW[4]      ; GPIO_0[6]   ; 8.890 ; 8.890  ; 8.890  ; 8.890 ;
; SW[4]      ; GPIO_0[7]   ; 8.850 ; 8.850  ; 8.850  ; 8.850 ;
; SW[4]      ; GPIO_0[8]   ; 8.611 ; 8.611  ; 8.611  ; 8.611 ;
; SW[4]      ; GPIO_0[10]  ; 8.835 ; 8.835  ; 8.835  ; 8.835 ;
; SW[4]      ; GPIO_0[11]  ; 9.322 ; 9.322  ; 9.322  ; 9.322 ;
; SW[4]      ; GPIO_0[12]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[13]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[14]  ; 8.819 ; 8.819  ; 8.819  ; 8.819 ;
; SW[4]      ; GPIO_0[15]  ; 8.809 ; 8.809  ; 8.809  ; 8.809 ;
; SW[4]      ; GPIO_0[16]  ; 8.391 ; 8.391  ; 8.391  ; 8.391 ;
; SW[4]      ; GPIO_0[17]  ; 8.425 ; 8.425  ; 8.425  ; 8.425 ;
; SW[4]      ; GPIO_0[18]  ; 8.817 ; 8.817  ; 8.817  ; 8.817 ;
; SW[4]      ; GPIO_0[19]  ; 8.814 ; 8.814  ; 8.814  ; 8.814 ;
; SW[4]      ; GPIO_0[20]  ; 8.807 ; 8.807  ; 8.807  ; 8.807 ;
; SW[4]      ; GPIO_0[21]  ; 8.807 ; 8.807  ; 8.807  ; 8.807 ;
; SW[4]      ; GPIO_0[23]  ; 8.813 ; 8.813  ; 8.813  ; 8.813 ;
; SW[4]      ; GPIO_0[24]  ; 9.163 ; 9.163  ; 9.163  ; 9.163 ;
; SW[4]      ; GPIO_0[25]  ; 9.163 ; 9.163  ; 9.163  ; 9.163 ;
; SW[4]      ; GPIO_0[26]  ; 9.252 ; 9.252  ; 9.252  ; 9.252 ;
; SW[4]      ; GPIO_0[27]  ; 9.532 ; 9.532  ; 9.532  ; 9.532 ;
; SW[4]      ; GPIO_0[28]  ; 9.543 ; 9.543  ; 9.543  ; 9.543 ;
; SW[4]      ; GPIO_0[29]  ; 9.543 ; 9.543  ; 9.543  ; 9.543 ;
; SW[4]      ; GPIO_0[30]  ; 7.673 ; 7.673  ; 7.673  ; 7.673 ;
; SW[4]      ; GPIO_0[31]  ; 8.029 ; 8.029  ; 8.029  ; 8.029 ;
; SW[4]      ; GPIO_0[32]  ; 9.162 ; 9.162  ; 9.162  ; 9.162 ;
; SW[4]      ; GPIO_0[33]  ; 9.162 ; 9.162  ; 9.162  ; 9.162 ;
; SW[4]      ; GPIO_0[34]  ; 6.198 ; 6.198  ; 6.198  ; 6.198 ;
; SW[4]      ; GPIO_1[0]   ;       ; 7.867  ; 7.867  ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 9.622  ; 9.622  ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 9.365  ; 9.365  ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 10.111 ; 10.111 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 8.601  ; 8.601  ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 9.214  ; 9.214  ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 10.535 ; 10.535 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 9.065  ; 9.065  ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 10.160 ; 10.160 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 9.159  ; 9.159  ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 9.641  ; 9.641  ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 9.160  ; 9.160  ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 9.186  ; 9.186  ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 9.432  ; 9.432  ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 9.186  ; 9.186  ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 8.989  ; 8.989  ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 8.267  ; 8.267  ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 8.616  ; 8.616  ;       ;
+------------+-------------+-------+--------+--------+-------+


+----------------------------------------------------------+
; Minimum Progagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[6]   ; 4.244 ; 4.244 ; 4.244 ; 4.244 ;
; SW[4]      ; GPIO_0[7]   ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[8]   ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[10]  ; 4.204 ; 4.204 ; 4.204 ; 4.204 ;
; SW[4]      ; GPIO_0[11]  ; 4.372 ; 4.372 ; 4.372 ; 4.372 ;
; SW[4]      ; GPIO_0[12]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[13]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[14]  ; 4.200 ; 4.200 ; 4.200 ; 4.200 ;
; SW[4]      ; GPIO_0[15]  ; 4.190 ; 4.190 ; 4.190 ; 4.190 ;
; SW[4]      ; GPIO_0[16]  ; 3.955 ; 3.955 ; 3.955 ; 3.955 ;
; SW[4]      ; GPIO_0[17]  ; 3.980 ; 3.980 ; 3.980 ; 3.980 ;
; SW[4]      ; GPIO_0[18]  ; 4.148 ; 4.148 ; 4.148 ; 4.148 ;
; SW[4]      ; GPIO_0[19]  ; 4.130 ; 4.130 ; 4.130 ; 4.130 ;
; SW[4]      ; GPIO_0[20]  ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[21]  ; 4.138 ; 4.138 ; 4.138 ; 4.138 ;
; SW[4]      ; GPIO_0[23]  ; 4.144 ; 4.144 ; 4.144 ; 4.144 ;
; SW[4]      ; GPIO_0[24]  ; 4.275 ; 4.275 ; 4.275 ; 4.275 ;
; SW[4]      ; GPIO_0[25]  ; 4.275 ; 4.275 ; 4.275 ; 4.275 ;
; SW[4]      ; GPIO_0[26]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[27]  ; 4.433 ; 4.433 ; 4.433 ; 4.433 ;
; SW[4]      ; GPIO_0[28]  ; 4.442 ; 4.442 ; 4.442 ; 4.442 ;
; SW[4]      ; GPIO_0[29]  ; 4.442 ; 4.442 ; 4.442 ; 4.442 ;
; SW[4]      ; GPIO_0[30]  ; 3.650 ; 3.650 ; 3.650 ; 3.650 ;
; SW[4]      ; GPIO_0[31]  ; 3.794 ; 3.794 ; 3.794 ; 3.794 ;
; SW[4]      ; GPIO_0[32]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[33]  ; 4.273 ; 4.273 ; 4.273 ; 4.273 ;
; SW[4]      ; GPIO_0[34]  ; 3.066 ; 3.066 ; 3.066 ; 3.066 ;
; SW[4]      ; GPIO_1[0]   ;       ; 3.803 ; 3.803 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.531 ; 4.531 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.437 ; 4.437 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.667 ; 4.667 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 4.051 ; 4.051 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 4.295 ; 4.295 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 4.797 ; 4.797 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 4.253 ; 4.253 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.652 ; 4.652 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.343 ; 4.343 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 4.428 ; 4.428 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 4.287 ; 4.287 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 4.299 ; 4.299 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 4.359 ; 4.359 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 4.299 ; 4.299 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 4.225 ; 4.225 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 3.860 ; 3.860 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 3.969 ; 3.969 ;       ;
+------------+-------------+-------+-------+-------+-------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 49609579 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 49609579 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6500     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6500     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


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; Report TCCS ;
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No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


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; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 72    ; 72   ;
; Unconstrained Input Port Paths  ; 2416  ; 2416 ;
; Unconstrained Output Ports      ; 152   ; 152  ;
; Unconstrained Output Port Paths ; 729   ; 729  ;
+---------------------------------+-------+------+


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; TimeQuest Timing Analyzer Messages ;
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Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Tue Apr 21 21:47:46 2015
Info: Command: quartus_sta atari800core -c atari800core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari800core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Info (332146): Worst-case setup slack is 0.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.236         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):     2.979         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 10.506
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    10.506         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 5.167
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     5.167         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info (332146): Worst-case setup slack is 6.480
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     6.480         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     7.095         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 14.017
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    14.017         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 2.632
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     2.632         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 2 warnings
    Info: Peak virtual memory: 438 megabytes
    Info: Processing ended: Tue Apr 21 21:47:54 2015
    Info: Elapsed time: 00:00:08
    Info: Total CPU time (on all processors): 00:00:08


