TimeQuest Timing Analyzer report for atari800core
Sat Apr  4 17:15:23 2015
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Propagation Delay
 26. Minimum Propagation Delay
 27. Output Enable Times
 28. Minimum Output Enable Times
 29. Output Disable Times
 30. Minimum Output Disable Times
 31. Fast Model Setup Summary
 32. Fast Model Hold Summary
 33. Fast Model Recovery Summary
 34. Fast Model Removal Summary
 35. Fast Model Minimum Pulse Width Summary
 36. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 37. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 38. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 39. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 41. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 43. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 44. Fast Model Minimum Pulse Width: 'CLOCK_50'
 45. Setup Times
 46. Hold Times
 47. Clock to Output Times
 48. Minimum Clock to Output Times
 49. Propagation Delay
 50. Minimum Propagation Delay
 51. Output Enable Times
 52. Minimum Output Enable Times
 53. Output Disable Times
 54. Minimum Output Disable Times
 55. Multicorner Timing Analysis Summary
 56. Setup Times
 57. Hold Times
 58. Clock to Output Times
 59. Minimum Clock to Output Times
 60. Progagation Delay
 61. Minimum Progagation Delay
 62. Setup Transfers
 63. Hold Transfers
 64. Recovery Transfers
 65. Removal Transfers
 66. Report TCCS
 67. Report RSKM
 68. Unconstrained Paths
 69. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
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; TimeQuest Timing Analyzer Summary                                                      ;
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; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari800core                                                      ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
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+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ; < 0.1%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+------------------------------------------------------+
; SDC File List                                        ;
+------------------+--------+--------------------------+
; SDC File Path    ; Status ; Read at                  ;
+------------------+--------+--------------------------+
; atari800core.sdc ; OK     ; Sat Apr  4 17:15:18 2015 ;
+------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+-----------------------------------------------------------------------+
; Slow Model Fmax Summary                                               ;
+------------+-----------------+---------------------------------+------+
; Fmax       ; Restricted Fmax ; Clock Name                      ; Note ;
+------------+-----------------+---------------------------------+------+
; 57.53 MHz  ; 57.53 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 172.53 MHz ; 172.53 MHz      ; pll|altpll_component|pll|clk[0] ;      ;
+------------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


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; Slow Model Setup Summary                                ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 0.010 ; 0.000         ;
; pll|altpll_component|pll|clk[0] ; 2.899 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Recovery Summary                             ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 9.498 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 5.574 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                           ;
+-------+-------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                       ; To Node                                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.010 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[7]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 17.423     ;
; 0.010 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[9]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 17.423     ;
; 0.010 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[10]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 17.423     ;
; 0.010 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|antic:antic1|dma_address_reg[8]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 17.423     ;
; 0.013 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|keycode_latch_reg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.018      ; 17.434     ;
; 0.039 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[7]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 17.384     ;
; 0.039 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[9]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 17.384     ;
; 0.039 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[10]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 17.384     ;
; 0.039 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[8]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 17.384     ;
; 0.042 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|keycode_latch_reg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 17.395     ;
; 0.087 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[7]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 17.337     ;
; 0.087 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[9]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 17.337     ;
; 0.087 ; atari800core:atari800|antic:antic1|dma_fetch_reg                                                ; atari800core:atari800|antic:antic1|dma_address_reg[10]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 17.337     ;
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; 0.456 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[18]                                            ; atari800core:atari800|antic:antic1|dma_address_reg[9]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.972     ;
; 0.456 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[18]                                            ; atari800core:atari800|antic:antic1|dma_address_reg[10]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.972     ;
; 0.456 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[18]                                            ; atari800core:atari800|antic:antic1|dma_address_reg[8]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.972     ;
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; 0.522 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[19]                                            ; atari800core:atari800|antic:antic1|dma_address_reg[7]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.906     ;
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; 0.567 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[22]                                            ; atari800core:atari800|antic:antic1|dma_address_reg[10]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.861     ;
; 0.567 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[22]                                            ; atari800core:atari800|antic:antic1|dma_address_reg[8]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.861     ;
; 0.569 ; atari800core:atari800|address_decoder:mmu1|state_reg[1]                                         ; atari800core:atari800|antic:antic1|dma_address_reg[0]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.857     ;
; 0.570 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[22]                                            ; atari800core:atari800|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|keycode_latch_reg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.013      ; 16.872     ;
; 0.571 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[7]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.854     ;
; 0.571 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[9]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.854     ;
; 0.571 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[10]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.854     ;
; 0.571 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                             ; atari800core:atari800|antic:antic1|dma_address_reg[8]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 16.854     ;
; 0.574 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                             ; atari800core:atari800|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|keycode_latch_reg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 16.865     ;
; 0.580 ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|A[3]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 16.846     ;
; 0.594 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[12]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.834     ;
; 0.594 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[11]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.834     ;
; 0.594 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[14]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.834     ;
; 0.594 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[3]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.834     ;
; 0.594 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg                                             ; atari800core:atari800|antic:antic1|dma_address_reg[6]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 16.834     ;
+-------+-------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                          ;
+-------+--------------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                    ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+--------------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.899 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.834      ;
; 2.979 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.754      ;
; 3.000 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.737      ;
; 3.059 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.674      ;
; 3.139 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.594      ;
; 3.204 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|addr_reg[8]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.533      ;
; 3.204 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|addr_reg[11]            ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.533      ;
; 3.219 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.514      ;
; 3.246 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.007     ; 5.480      ;
; 3.254 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.479      ;
; 3.299 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.434      ;
; 3.323 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|addr_reg[10]            ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.415      ;
; 3.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.399      ;
; 3.363 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.007     ; 5.363      ;
; 3.379 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.354      ;
; 3.408 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.325      ;
; 3.413 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]     ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.327      ;
; 3.414 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.319      ;
; 3.416 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|addr_reg[9]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.314      ;
; 3.424 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.309      ;
; 3.426 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.307      ;
; 3.426 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.307      ;
; 3.426 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.307      ;
; 3.426 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.307      ;
; 3.426 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.307      ;
; 3.433 ; sdram_statemachine:sdram_adaptor|reply_reg                   ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.299      ;
; 3.448 ; sdram_statemachine:sdram_adaptor|delay_reg[4]                ; sdram_statemachine:sdram_adaptor|addr_reg[9]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.282      ;
; 3.488 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.255      ;
; 3.488 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.255      ;
; 3.488 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.255      ;
; 3.488 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.255      ;
; 3.488 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.255      ;
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; 3.488 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.255      ;
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; 3.728 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.002      ;
; 3.730 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.010      ;
; 3.734 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.999      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.005      ;
; 3.738 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.007     ; 4.988      ;
; 3.739 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|addr_reg[10]            ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 4.992      ;
+-------+--------------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.623 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.908      ;
; 0.633 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.919      ;
; 0.772 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.057      ;
; 0.806 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[18]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.091      ;
; 0.951 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.236      ;
; 0.961 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.246      ;
; 0.965 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.250      ;
; 0.967 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.253      ;
; 0.971 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.256      ;
; 0.972 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.258      ;
; 0.979 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.265      ;
; 0.980 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.266      ;
; 0.980 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.266      ;
; 0.980 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.266      ;
; 0.981 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.267      ;
; 0.981 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.267      ;
; 0.981 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.267      ;
; 0.983 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.269      ;
; 0.985 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.271      ;
; 0.989 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.275      ;
; 0.993 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.279      ;
; 1.012 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.298      ;
; 1.013 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.298      ;
; 1.014 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.300      ;
; 1.015 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.300      ;
; 1.015 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.300      ;
; 1.015 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.300      ;
; 1.017 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.303      ;
; 1.019 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.305      ;
; 1.019 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.304      ;
; 1.020 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.306      ;
; 1.021 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.307      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[29]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.308      ;
; 1.034 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.320      ;
; 1.034 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.320      ;
; 1.040 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.326      ;
; 1.129 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.413      ;
; 1.135 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[20]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.419      ;
; 1.144 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[22]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.428      ;
; 1.145 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.428      ;
; 1.146 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.430      ;
; 1.167 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.451      ;
; 1.174 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.458      ;
; 1.182 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.467      ;
; 1.202 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.487      ;
; 1.203 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.488      ;
; 1.203 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.488      ;
; 1.205 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.490      ;
; 1.206 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.491      ;
; 1.207 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.492      ;
; 1.213 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.498      ;
; 1.214 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[1]             ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.499      ;
; 1.238 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.523      ;
; 1.242 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.528      ;
; 1.248 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.531      ;
; 1.250 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.533      ;
; 1.255 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.538      ;
; 1.256 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.539      ;
; 1.263 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.546      ;
; 1.263 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.546      ;
; 1.264 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.547      ;
; 1.274 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.558      ;
; 1.278 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.561      ;
; 1.279 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.562      ;
; 1.283 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.566      ;
; 1.286 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.570      ;
; 1.290 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.574      ;
; 1.292 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.576      ;
; 1.340 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.624      ;
; 1.370 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.654      ;
; 1.395 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.680      ;
; 1.397 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.682      ;
; 1.404 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.690      ;
; 1.405 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.690      ;
; 1.411 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.697      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.417 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.703      ;
; 1.418 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.704      ;
; 1.418 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.704      ;
; 1.420 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.706      ;
; 1.445 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.731      ;
; 1.445 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.731      ;
; 1.452 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.738      ;
; 1.453 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.739      ;
; 1.454 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.740      ;
; 1.455 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.741      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.461 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.747      ;
; 1.465 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.751      ;
; 1.465 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.751      ;
; 1.471 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.757      ;
; 1.472 ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.758      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                           ;
+-------+--------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                  ; To Node                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+--------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                         ; i2sslave:audio_codec_data|CLK_FAKE                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                    ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
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; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                               ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                              ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[8]                               ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[8]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                              ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                        ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                               ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                               ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|use_status_as_ram_address  ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|use_status_as_ram_address  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                                     ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|vector_a2                  ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|vector_a2                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
+-------+--------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                     ;
+-------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                         ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 9.498 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_address_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.932      ;
; 9.498 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[13]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.932      ;
; 9.498 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|write_enable_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.932      ;
; 9.507 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|refresh_fetch_reg                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.920      ;
; 9.507 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|width_8bit_reg                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.920      ;
; 9.507 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[1]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.920      ;
; 9.507 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[5]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.920      ;
; 9.507 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[4]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.920      ;
; 9.511 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.923      ;
; 9.511 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.923      ;
; 9.511 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[31]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.923      ;
; 9.511 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|width_32bit_reg                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.923      ;
; 9.513 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 7.920      ;
; 9.513 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pia:pia1|portb_direction_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.917      ;
; 9.513 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pia:pia1|portb_direction_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.917      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.900      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.900      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[2]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.900      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[3]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.900      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.900      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.900      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 7.904      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 7.904      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.900      ;
; 9.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.900      ;
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; 9.520 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[8]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 7.911      ;
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; 9.520 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[3][4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 7.911      ;
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; 9.521 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[19]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 7.911      ;
; 9.521 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[18]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 7.911      ;
; 9.521 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[20]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 7.911      ;
; 9.527 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[22]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 7.904      ;
; 9.533 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.897      ;
; 9.533 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.897      ;
; 9.533 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.897      ;
; 9.533 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[6]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.897      ;
; 9.533 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[3]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.897      ;
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; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|count_reg[2]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 7.526      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|count_reg[3]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 7.526      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|count_reg[4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 7.526      ;
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; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[9]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[10]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[13]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
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; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[15]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[16]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[17]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[18]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[19]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
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; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[22]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[23]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[24]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[25]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[26]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[27]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[28]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[29]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[30]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[31]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.539      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[30]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[29]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[28]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[27]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.531      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[26]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.531      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[25]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[24]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.532      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[23]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[22]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[21]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[20]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[19]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[18]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[17]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[16]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[15]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[14]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[13]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.538      ;
; 9.888 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[12]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 7.541      ;
+-------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                   ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[7]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[6]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[5]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[4]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[3]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[2]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[1]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[0]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 5.846      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 5.846      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|delay_line:stimer_delay|shift_reg[2]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|delay_line:stimer_delay|shift_reg[1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[6]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[4]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf1_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 5.852      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf1_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 5.852      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf1_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 5.852      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf1_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 5.852      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf1_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 5.852      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf1_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 5.852      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audf1_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.008     ; 5.852      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.853      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[24]                                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 5.846      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[8]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.845      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[3]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[5]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[10]                                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.845      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 5.847      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[9]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.845      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|state_reg[1]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.845      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|state_reg[3]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.845      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|audctl_reg[7]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|irqen_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 5.855      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|state_reg[0]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.845      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[14]                                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.845      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[7]                                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 5.847      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[16]                                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 5.846      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[0]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[1]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[2]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[3]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[4]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[5]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[6]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[7]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[8]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[9]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[10]                                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[11]                                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[12]                                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[13]                                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[14]                                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.574 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[15]                                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.856      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|memory_ready_reg                                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.862      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[2]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.862      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.862      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[11]                                                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.021     ; 5.840      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[0]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.846      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[1]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.846      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|target_reg[2]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.846      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[7]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.862      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[6]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.021     ; 5.840      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[4]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 5.839      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[3]                                                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.862      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[3]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 5.839      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[2]                                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 5.839      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[8]                                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.862      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[10]                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.862      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[9]                                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.862      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|skctl_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.854      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.854      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[2]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[3]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[4]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[5]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[6]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[9]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.854      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[7]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[8]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[7]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[6]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[5]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[4]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[3]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[1]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[2]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_holding_reg[0]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serout_shift_reg[1]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.855      ;
; 5.575 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|skctl_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.854      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                                                                   ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a1~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a2~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a3~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a4~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a5~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a6~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a7~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0                                              ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg                                                   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10                                            ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4                                             ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg5                                             ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.752  ; 7.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.115  ; 7.115  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.651  ; 7.651  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.130  ; 7.130  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.132  ; 7.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.416  ; 7.416  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.379  ; 7.379  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.399  ; 7.399  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.752  ; 7.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.009  ; 7.009  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.209  ; 7.209  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.946  ; 6.946  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.929  ; 6.929  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 7.284  ; 7.284  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.327  ; 7.327  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 6.857  ; 6.857  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.353  ; 7.353  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 8.143  ; 8.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.958  ; 6.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 8.143  ; 8.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 7.701  ; 7.701  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 7.267  ; 7.267  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 7.277  ; 7.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 7.812  ; 7.812  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 7.196  ; 7.196  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 5.854  ; 5.854  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 7.059  ; 7.059  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.818  ; 6.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.516  ; 7.516  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 6.779  ; 6.779  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 6.619  ; 6.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 5.830  ; 5.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 6.483  ; 6.483  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 6.955  ; 6.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 5.801  ; 5.801  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 7.516  ; 7.516  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 6.791  ; 6.791  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 6.323  ; 6.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 5.830  ; 5.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 5.828  ; 5.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 5.838  ; 5.838  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 6.107  ; 6.107  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 5.820  ; 5.820  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.530  ; 6.530  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.089  ; 6.089  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 10.370 ; 10.370 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 6.943  ; 6.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.188  ; 7.188  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.649  ; 7.649  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 19.409 ; 19.409 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 17.437 ; 17.437 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 17.289 ; 17.289 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 18.697 ; 18.697 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 17.423 ; 17.423 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 16.738 ; 16.738 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 17.968 ; 17.968 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 17.740 ; 17.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 18.707 ; 18.707 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 16.867 ; 16.867 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 17.358 ; 17.358 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 18.123 ; 18.123 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 17.638 ; 17.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 17.409 ; 17.409 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 18.360 ; 18.360 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 17.289 ; 17.289 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 19.409 ; 19.409 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 16.540 ; 16.540 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 16.540 ; 16.540 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 5.408  ; 5.408  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 4.080  ; 4.080  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.948  ; 4.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 13.667 ; 13.667 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 13.851 ; 13.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 6.766  ; 6.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Hold Times                                                                                   ;
+--------------+------------+---------+---------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise    ; Fall    ; Clock Edge ; Clock Reference                 ;
+--------------+------------+---------+---------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -6.303  ; -6.303  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -6.608  ; -6.608  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -6.366  ; -6.366  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -6.542  ; -6.542  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -6.381  ; -6.381  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -6.720  ; -6.720  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -6.983  ; -6.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -6.752  ; -6.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -6.972  ; -6.972  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.373  ; -6.373  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.321  ; -6.321  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -6.400  ; -6.400  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.303  ; -6.303  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.693  ; -6.693  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -6.745  ; -6.745  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -6.394  ; -6.394  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -6.851  ; -6.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -5.606  ; -5.606  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -6.710  ; -6.710  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -7.895  ; -7.895  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -7.453  ; -7.453  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -7.019  ; -7.019  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -7.029  ; -7.029  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -7.564  ; -7.564  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -6.948  ; -6.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -5.606  ; -5.606  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -6.811  ; -6.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -6.570  ; -6.570  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -5.553  ; -5.553  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -6.531  ; -6.531  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -6.371  ; -6.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -5.582  ; -5.582  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -6.235  ; -6.235  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -6.707  ; -6.707  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -5.553  ; -5.553  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -7.268  ; -7.268  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -6.543  ; -6.543  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -6.075  ; -6.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -5.582  ; -5.582  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -5.580  ; -5.580  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -5.590  ; -5.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -5.859  ; -5.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -5.572  ; -5.572  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -6.282  ; -6.282  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -5.841  ; -5.841  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -8.392  ; -8.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -6.695  ; -6.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -6.940  ; -6.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -7.401  ; -7.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -9.330  ; -9.330  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -10.728 ; -10.728 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -10.624 ; -10.624 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -11.300 ; -11.300 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -10.602 ; -10.602 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -10.797 ; -10.797 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -10.743 ; -10.743 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -9.792  ; -9.792  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -10.461 ; -10.461 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -9.330  ; -9.330  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -10.231 ; -10.231 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -10.168 ; -10.168 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -9.369  ; -9.369  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -9.461  ; -9.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -9.927  ; -9.927  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -9.341  ; -9.341  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -10.101 ; -10.101 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -2.121  ; -2.121  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -3.443  ; -3.443  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -4.774  ; -4.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -2.805  ; -2.805  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -3.939  ; -3.939  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -2.121  ; -2.121  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -6.638  ; -6.638  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -6.518  ; -6.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+---------+---------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 6.569  ; 6.569  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.569  ; 6.569  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.434  ; 5.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.431  ; 5.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.104  ; 5.104  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.447  ; 5.447  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 6.201  ; 6.201  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.879  ; 4.879  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.703  ; 4.703  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.311  ; 4.311  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.667  ; 4.667  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.071  ; 5.071  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.284  ; 4.284  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.080  ; 5.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.597  ; 5.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.779  ; 3.779  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.500  ; 5.500  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.327  ; 5.327  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.026  ; 5.026  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.389  ; 5.389  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.354  ; 5.354  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.372  ; 5.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.500  ; 5.500  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.371  ; 5.371  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.639  ; 4.639  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.596  ; 4.596  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.945  ; 4.945  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.971  ; 4.971  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.989  ; 4.989  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.993  ; 4.993  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.955  ; 4.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.964  ; 4.964  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 5.301  ; 5.301  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.584  ; 4.584  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.728  ; 4.728  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 7.011  ; 7.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 7.011  ; 7.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 5.392  ; 5.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.996  ; 5.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 5.753  ; 5.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 6.385  ; 6.385  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 6.115  ; 6.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.705  ; 5.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 5.239  ; 5.239  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 5.027  ; 5.027  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 5.297  ; 5.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 5.299  ; 5.299  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 5.315  ; 5.315  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 4.879  ; 4.879  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 6.043  ; 6.043  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.371  ; 5.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.655  ; 5.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 5.333  ; 5.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 4.951  ; 4.951  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 5.349  ; 5.349  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 5.324  ; 5.324  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.659  ; 4.659  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 5.654  ; 5.654  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.636  ; 5.636  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 4.989  ; 4.989  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 4.848  ; 4.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 4.859  ; 4.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.945  ; 4.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.942  ; 4.942  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.542  ; 4.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.958  ; 8.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.515  ; 7.515  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.610  ; 8.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.619  ; 7.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 8.084  ; 8.084  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.958  ; 8.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 8.567  ; 8.567  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 8.656  ; 8.656  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.837  ; 6.837  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 8.278  ; 8.278  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 8.705  ; 8.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 7.057  ; 7.057  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 6.420  ; 6.420  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.439  ; 6.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 7.902  ; 7.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 6.439  ; 6.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 6.551  ; 6.551  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 6.832  ; 6.832  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 7.471  ; 7.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 7.147  ; 7.147  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 5.590  ; 5.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 5.676  ; 5.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.461  ; 5.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 5.676  ; 5.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.580  ; 5.580  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 5.579  ; 5.579  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.547  ; 5.547  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.773  ; 5.773  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 6.962  ; 6.962  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 16.829 ; 16.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 10.393 ; 10.393 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 10.329 ; 10.329 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 9.103  ; 9.103  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 10.976 ; 10.976 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 11.100 ; 11.100 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 8.816  ; 8.816  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 8.139  ; 8.139  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.349  ; 8.349  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 10.625 ; 10.625 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 9.400  ; 9.400  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.755  ; 9.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 8.674  ; 8.674  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 8.140  ; 8.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 14.259 ; 14.259 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 14.296 ; 14.296 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 14.903 ; 14.903 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 14.724 ; 14.724 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 16.829 ; 16.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.695  ; 5.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 5.081  ; 5.081  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 5.386  ; 5.386  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 5.018  ; 5.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.504  ; 5.504  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 5.129  ; 5.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 5.136  ; 5.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 5.143  ; 5.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 5.163  ; 5.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 5.164  ; 5.164  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 5.518  ; 5.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.993  ; 4.993  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 5.137  ; 5.137  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 5.605  ; 5.605  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.391  ; 5.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.347  ; 5.347  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.695  ; 5.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 10.375 ; 10.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.005  ; 6.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 10.922 ; 10.922 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 8.038  ; 8.038  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.478  ; 5.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 9.425  ; 9.425  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 8.869  ; 8.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 9.425  ; 9.425  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 8.917  ; 8.917  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 8.872  ; 8.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 9.210  ; 9.210  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 9.210  ; 9.210  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 9.192  ; 9.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 8.909  ; 8.909  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 9.206  ; 9.206  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 4.754  ; 4.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 9.715  ; 9.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 9.213  ; 9.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 9.715  ; 9.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 9.513  ; 9.513  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 9.213  ; 9.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.721  ; 4.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.284  ; 4.284  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.569  ; 6.569  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.434  ; 5.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.431  ; 5.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.104  ; 5.104  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.447  ; 5.447  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 6.201  ; 6.201  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.879  ; 4.879  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.703  ; 4.703  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.311  ; 4.311  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.667  ; 4.667  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.071  ; 5.071  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.284  ; 4.284  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.080  ; 5.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.597  ; 5.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.779  ; 3.779  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.596  ; 4.596  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.327  ; 5.327  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.026  ; 5.026  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.389  ; 5.389  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.354  ; 5.354  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.372  ; 5.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.500  ; 5.500  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.371  ; 5.371  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.639  ; 4.639  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.596  ; 4.596  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.945  ; 4.945  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.971  ; 4.971  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.989  ; 4.989  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.993  ; 4.993  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.955  ; 4.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.964  ; 4.964  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 5.301  ; 5.301  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.584  ; 4.584  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.728  ; 4.728  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 4.542  ; 4.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 7.011  ; 7.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 5.392  ; 5.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.996  ; 5.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 5.753  ; 5.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 6.385  ; 6.385  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 6.115  ; 6.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.705  ; 5.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 5.239  ; 5.239  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 5.027  ; 5.027  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 5.297  ; 5.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 5.299  ; 5.299  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 5.315  ; 5.315  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 4.879  ; 4.879  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 6.043  ; 6.043  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.371  ; 5.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.655  ; 5.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 5.333  ; 5.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 4.951  ; 4.951  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 5.349  ; 5.349  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 5.324  ; 5.324  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.659  ; 4.659  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 5.654  ; 5.654  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.636  ; 5.636  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 4.989  ; 4.989  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 4.848  ; 4.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 4.859  ; 4.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.945  ; 4.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.942  ; 4.942  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.542  ; 4.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 5.365  ; 5.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.515  ; 7.515  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.610  ; 8.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.619  ; 7.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 8.084  ; 8.084  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.958  ; 8.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 8.567  ; 8.567  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 6.714  ; 6.714  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.837  ; 6.837  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.392  ; 6.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.469  ; 6.469  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 6.049  ; 6.049  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 6.420  ; 6.420  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.439  ; 6.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 6.351  ; 6.351  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 6.439  ; 6.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 5.792  ; 5.792  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 5.365  ; 5.365  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 5.891  ; 5.891  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 7.147  ; 7.147  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 5.590  ; 5.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 5.461  ; 5.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.461  ; 5.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 5.494  ; 5.494  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.580  ; 5.580  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 5.579  ; 5.579  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.547  ; 5.547  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.773  ; 5.773  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 6.962  ; 6.962  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 5.787  ; 5.787  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.456  ; 8.456  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 7.462  ; 7.462  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 7.439  ; 7.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 8.379  ; 8.379  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 8.243  ; 8.243  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 6.083  ; 6.083  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 5.787  ; 5.787  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 6.018  ; 6.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 7.807  ; 7.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 6.387  ; 6.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 7.568  ; 7.568  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 6.654  ; 6.654  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 6.830  ; 6.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 8.429  ; 8.429  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 9.594  ; 9.594  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 7.097  ; 7.097  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 7.244  ; 7.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 9.253  ; 9.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.993  ; 4.993  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 5.081  ; 5.081  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 5.386  ; 5.386  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 5.018  ; 5.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.504  ; 5.504  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 5.129  ; 5.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 5.136  ; 5.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 5.143  ; 5.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 5.163  ; 5.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 5.164  ; 5.164  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 5.518  ; 5.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.993  ; 4.993  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 5.137  ; 5.137  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 5.605  ; 5.605  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.391  ; 5.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.347  ; 5.347  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.695  ; 5.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.105  ; 8.105  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.005  ; 6.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 8.652  ; 8.652  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 8.038  ; 8.038  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.478  ; 5.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.727  ; 4.727  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.727  ; 4.727  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 5.275  ; 5.275  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 5.039  ; 5.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.990  ; 4.990  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 5.001  ; 5.001  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 5.026  ; 5.026  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 5.017  ; 5.017  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 5.072  ; 5.072  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 5.001  ; 5.001  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 4.754  ; 4.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 5.027  ; 5.027  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 5.301  ; 5.301  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 5.617  ; 5.617  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 5.027  ; 5.027  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 5.310  ; 5.310  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.721  ; 4.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------+
; Propagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[5]   ; 10.749 ; 10.749 ; 10.749 ; 10.749 ;
; SW[4]      ; GPIO_0[6]   ; 10.785 ; 10.785 ; 10.785 ; 10.785 ;
; SW[4]      ; GPIO_0[7]   ; 10.745 ; 10.745 ; 10.745 ; 10.745 ;
; SW[4]      ; GPIO_0[8]   ; 10.497 ; 10.497 ; 10.497 ; 10.497 ;
; SW[4]      ; GPIO_0[10]  ; 10.178 ; 10.178 ; 10.178 ; 10.178 ;
; SW[4]      ; GPIO_0[11]  ; 9.953  ; 9.953  ; 9.953  ; 9.953  ;
; SW[4]      ; GPIO_0[12]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[13]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[14]  ; 9.706  ; 9.706  ; 9.706  ; 9.706  ;
; SW[4]      ; GPIO_0[15]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[16]  ; 9.582  ; 9.582  ; 9.582  ; 9.582  ;
; SW[4]      ; GPIO_0[17]  ; 9.825  ; 9.825  ; 9.825  ; 9.825  ;
; SW[4]      ; GPIO_0[18]  ; 10.154 ; 10.154 ; 10.154 ; 10.154 ;
; SW[4]      ; GPIO_0[19]  ; 10.150 ; 10.150 ; 10.150 ; 10.150 ;
; SW[4]      ; GPIO_0[20]  ; 10.144 ; 10.144 ; 10.144 ; 10.144 ;
; SW[4]      ; GPIO_0[21]  ; 10.144 ; 10.144 ; 10.144 ; 10.144 ;
; SW[4]      ; GPIO_0[23]  ; 10.151 ; 10.151 ; 10.151 ; 10.151 ;
; SW[4]      ; GPIO_0[24]  ; 10.492 ; 10.492 ; 10.492 ; 10.492 ;
; SW[4]      ; GPIO_0[25]  ; 10.492 ; 10.492 ; 10.492 ; 10.492 ;
; SW[4]      ; GPIO_0[26]  ; 10.296 ; 10.296 ; 10.296 ; 10.296 ;
; SW[4]      ; GPIO_0[27]  ; 10.576 ; 10.576 ; 10.576 ; 10.576 ;
; SW[4]      ; GPIO_0[28]  ; 10.905 ; 10.905 ; 10.905 ; 10.905 ;
; SW[4]      ; GPIO_0[29]  ; 10.905 ; 10.905 ; 10.905 ; 10.905 ;
; SW[4]      ; GPIO_0[30]  ; 8.868  ; 8.868  ; 8.868  ; 8.868  ;
; SW[4]      ; GPIO_0[31]  ; 8.819  ; 8.819  ; 8.819  ; 8.819  ;
; SW[4]      ; GPIO_0[32]  ; 10.549 ; 10.549 ; 10.549 ; 10.549 ;
; SW[4]      ; GPIO_0[33]  ; 10.549 ; 10.549 ; 10.549 ; 10.549 ;
; SW[4]      ; GPIO_0[34]  ; 6.327  ; 6.327  ; 6.327  ; 6.327  ;
; SW[4]      ; GPIO_1[0]   ;        ; 9.871  ; 9.871  ;        ;
; SW[4]      ; GPIO_1[1]   ;        ; 10.234 ; 10.234 ;        ;
; SW[4]      ; GPIO_1[2]   ;        ; 8.593  ; 8.593  ;        ;
; SW[4]      ; GPIO_1[3]   ;        ; 8.931  ; 8.931  ;        ;
; SW[4]      ; GPIO_1[4]   ;        ; 10.630 ; 10.630 ;        ;
; SW[4]      ; GPIO_1[5]   ;        ; 9.654  ; 9.654  ;        ;
; SW[4]      ; GPIO_1[20]  ;        ; 10.635 ; 10.635 ;        ;
; SW[4]      ; GPIO_1[21]  ;        ; 11.575 ; 11.575 ;        ;
; SW[4]      ; GPIO_1[22]  ;        ; 10.318 ; 10.318 ;        ;
; SW[4]      ; GPIO_1[23]  ;        ; 10.391 ; 10.391 ;        ;
; SW[4]      ; GPIO_1[24]  ;        ; 9.978  ; 9.978  ;        ;
; SW[4]      ; GPIO_1[26]  ;        ; 11.158 ; 11.158 ;        ;
; SW[4]      ; GPIO_1[27]  ;        ; 11.177 ; 11.177 ;        ;
; SW[4]      ; GPIO_1[28]  ;        ; 10.277 ; 10.277 ;        ;
; SW[4]      ; GPIO_1[29]  ;        ; 11.177 ; 11.177 ;        ;
; SW[4]      ; GPIO_1[30]  ;        ; 9.956  ; 9.956  ;        ;
; SW[4]      ; GPIO_1[32]  ;        ; 8.695  ; 8.695  ;        ;
; SW[4]      ; GPIO_1[34]  ;        ; 9.820  ; 9.820  ;        ;
+------------+-------------+--------+--------+--------+--------+


+--------------------------------------------------------------+
; Minimum Propagation Delay                                    ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[5]   ; 10.749 ; 10.749 ; 10.749 ; 10.749 ;
; SW[4]      ; GPIO_0[6]   ; 10.785 ; 10.785 ; 10.785 ; 10.785 ;
; SW[4]      ; GPIO_0[7]   ; 10.745 ; 10.745 ; 10.745 ; 10.745 ;
; SW[4]      ; GPIO_0[8]   ; 10.497 ; 10.497 ; 10.497 ; 10.497 ;
; SW[4]      ; GPIO_0[10]  ; 10.178 ; 10.178 ; 10.178 ; 10.178 ;
; SW[4]      ; GPIO_0[11]  ; 9.953  ; 9.953  ; 9.953  ; 9.953  ;
; SW[4]      ; GPIO_0[12]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[13]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[14]  ; 9.706  ; 9.706  ; 9.706  ; 9.706  ;
; SW[4]      ; GPIO_0[15]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[16]  ; 9.582  ; 9.582  ; 9.582  ; 9.582  ;
; SW[4]      ; GPIO_0[17]  ; 9.825  ; 9.825  ; 9.825  ; 9.825  ;
; SW[4]      ; GPIO_0[18]  ; 10.154 ; 10.154 ; 10.154 ; 10.154 ;
; SW[4]      ; GPIO_0[19]  ; 10.150 ; 10.150 ; 10.150 ; 10.150 ;
; SW[4]      ; GPIO_0[20]  ; 10.144 ; 10.144 ; 10.144 ; 10.144 ;
; SW[4]      ; GPIO_0[21]  ; 10.144 ; 10.144 ; 10.144 ; 10.144 ;
; SW[4]      ; GPIO_0[23]  ; 10.151 ; 10.151 ; 10.151 ; 10.151 ;
; SW[4]      ; GPIO_0[24]  ; 10.492 ; 10.492 ; 10.492 ; 10.492 ;
; SW[4]      ; GPIO_0[25]  ; 10.492 ; 10.492 ; 10.492 ; 10.492 ;
; SW[4]      ; GPIO_0[26]  ; 10.296 ; 10.296 ; 10.296 ; 10.296 ;
; SW[4]      ; GPIO_0[27]  ; 10.576 ; 10.576 ; 10.576 ; 10.576 ;
; SW[4]      ; GPIO_0[28]  ; 10.905 ; 10.905 ; 10.905 ; 10.905 ;
; SW[4]      ; GPIO_0[29]  ; 10.905 ; 10.905 ; 10.905 ; 10.905 ;
; SW[4]      ; GPIO_0[30]  ; 8.868  ; 8.868  ; 8.868  ; 8.868  ;
; SW[4]      ; GPIO_0[31]  ; 8.819  ; 8.819  ; 8.819  ; 8.819  ;
; SW[4]      ; GPIO_0[32]  ; 10.549 ; 10.549 ; 10.549 ; 10.549 ;
; SW[4]      ; GPIO_0[33]  ; 10.549 ; 10.549 ; 10.549 ; 10.549 ;
; SW[4]      ; GPIO_0[34]  ; 6.327  ; 6.327  ; 6.327  ; 6.327  ;
; SW[4]      ; GPIO_1[0]   ;        ; 9.871  ; 9.871  ;        ;
; SW[4]      ; GPIO_1[1]   ;        ; 10.234 ; 10.234 ;        ;
; SW[4]      ; GPIO_1[2]   ;        ; 8.593  ; 8.593  ;        ;
; SW[4]      ; GPIO_1[3]   ;        ; 8.931  ; 8.931  ;        ;
; SW[4]      ; GPIO_1[4]   ;        ; 10.630 ; 10.630 ;        ;
; SW[4]      ; GPIO_1[5]   ;        ; 9.654  ; 9.654  ;        ;
; SW[4]      ; GPIO_1[20]  ;        ; 10.635 ; 10.635 ;        ;
; SW[4]      ; GPIO_1[21]  ;        ; 11.575 ; 11.575 ;        ;
; SW[4]      ; GPIO_1[22]  ;        ; 10.318 ; 10.318 ;        ;
; SW[4]      ; GPIO_1[23]  ;        ; 10.391 ; 10.391 ;        ;
; SW[4]      ; GPIO_1[24]  ;        ; 9.978  ; 9.978  ;        ;
; SW[4]      ; GPIO_1[26]  ;        ; 11.158 ; 11.158 ;        ;
; SW[4]      ; GPIO_1[27]  ;        ; 11.177 ; 11.177 ;        ;
; SW[4]      ; GPIO_1[28]  ;        ; 10.277 ; 10.277 ;        ;
; SW[4]      ; GPIO_1[29]  ;        ; 11.177 ; 11.177 ;        ;
; SW[4]      ; GPIO_1[30]  ;        ; 9.956  ; 9.956  ;        ;
; SW[4]      ; GPIO_1[32]  ;        ; 8.695  ; 8.695  ;        ;
; SW[4]      ; GPIO_1[34]  ;        ; 9.820  ; 9.820  ;        ;
+------------+-------------+--------+--------+--------+--------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.268 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.268 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.284 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.284 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.300 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.270 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.310 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.310 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.291 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.291 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.286 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.286 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.371 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 6.383 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 5.392 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 7.091 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 7.127 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 7.087 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.839 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.520 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.505 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.248 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.248 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.258 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 6.248 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.134 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.167 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.496 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.492 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.486 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.486 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.493 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.834 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.834 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.638 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 6.918 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 7.247 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 7.247 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.420 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.371 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.891 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.891 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.999 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.527 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.818 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.828 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.093 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.103 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.420 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.173 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.440 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.450 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.527 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.527 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.059 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.080 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.106 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.069 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.534 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.791 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.268 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.268 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.284 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.284 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.300 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.270 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.310 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.310 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.291 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.291 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.286 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.286 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.910 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.371 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 6.383 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 5.392 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 7.091 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 7.127 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 7.087 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.839 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.520 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.505 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.248 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.248 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.258 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 6.248 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.134 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.167 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.496 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.492 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.486 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.486 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.493 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.834 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.834 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.638 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 6.918 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 7.247 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 7.247 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.420 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.371 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.891 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.891 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.999 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.527 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.818 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.828 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.093 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.103 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.420 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.173 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.440 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.450 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.527 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.527 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.059 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.080 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.106 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.069 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.534 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.791 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.268     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.268     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.284     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.284     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.300     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.270     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.310     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.310     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.291     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.291     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.286     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.286     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.371     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 6.383     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 5.392     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 7.091     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 7.127     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 7.087     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.839     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.520     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.505     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.248     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.248     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.258     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 6.248     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.134     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.167     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.496     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.492     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.486     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.486     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.493     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.834     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.834     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.638     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 6.918     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 7.247     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 7.247     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.420     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.371     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.891     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.891     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.999     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.527     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.818     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.828     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.093     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.103     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.420     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.173     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.440     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.450     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.527     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.527     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.059     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.080     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.106     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.069     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.534     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.791     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 5.268     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 5.268     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 5.284     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 5.284     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 5.300     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 5.270     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 5.310     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 5.310     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.291     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.291     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.286     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.286     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.910     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.371     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 6.383     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 5.392     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 7.091     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 7.127     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 7.087     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 6.839     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 6.520     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.505     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 6.248     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 6.248     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.258     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 6.248     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.134     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 6.167     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 6.496     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 6.492     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 6.486     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 6.486     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 6.493     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 6.834     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 6.834     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 6.638     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 6.918     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 7.247     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 7.247     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.420     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.371     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 6.891     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 6.891     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.999     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.527     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.818     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.828     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.093     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.103     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.420     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.173     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.440     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.450     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.527     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.527     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.059     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.080     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.106     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.069     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.534     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.791     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+---------------------------------------------------------+
; Fast Model Setup Summary                                ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 6.428 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.758 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 13.610 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 2.812 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                          ;
+-------+--------------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                    ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+--------------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.428 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.299      ;
; 6.463 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.264      ;
; 6.486 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.241      ;
; 6.498 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.229      ;
; 6.533 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.194      ;
; 6.547 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.180      ;
; 6.564 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|addr_reg[8]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.163      ;
; 6.564 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|addr_reg[11]            ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.163      ;
; 6.568 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.159      ;
; 6.574 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.153      ;
; 6.574 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.153      ;
; 6.574 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.153      ;
; 6.574 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.153      ;
; 6.574 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.153      ;
; 6.574 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.153      ;
; 6.574 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.153      ;
; 6.582 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.145      ;
; 6.590 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.143      ;
; 6.590 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.143      ;
; 6.590 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.143      ;
; 6.590 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.143      ;
; 6.590 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.143      ;
; 6.590 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.143      ;
; 6.590 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.143      ;
; 6.590 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.143      ;
; 6.602 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|addr_reg[10]            ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.126      ;
; 6.610 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.122      ;
; 6.610 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.122      ;
; 6.610 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.122      ;
; 6.617 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.110      ;
; 6.638 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.089      ;
; 6.652 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.075      ;
; 6.659 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|addr_reg[9]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 2.064      ;
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; 6.675 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.052      ;
; 6.675 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.052      ;
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; 6.675 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.052      ;
; 6.675 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.052      ;
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; 6.675 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.052      ;
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; 6.684 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.044      ;
; 6.685 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|addr_reg[4]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 2.043      ;
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; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.045      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.045      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.045      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.040      ;
; 6.688 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.039      ;
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; 6.689 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.038      ;
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; 6.689 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.038      ;
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; 6.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.034      ;
; 6.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.034      ;
; 6.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.034      ;
; 6.695 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 2.028      ;
; 6.701 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 2.022      ;
; 6.703 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 2.020      ;
; 6.714 ; sdram_statemachine:sdram_adaptor|delay_reg[4]                ; sdram_statemachine:sdram_adaptor|addr_reg[9]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.010      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|delay_reg[2]                ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 2.003      ;
; 6.730 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.993      ;
; 6.737 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|addr_reg[8]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.986      ;
; 6.737 ; sdram_statemachine:sdram_adaptor|delay_reg[0]                ; sdram_statemachine:sdram_adaptor|addr_reg[11]            ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.986      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.993      ;
; 6.738 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.985      ;
; 6.744 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|addr_reg[8]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.983      ;
; 6.744 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; sdram_statemachine:sdram_adaptor|addr_reg[11]            ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.983      ;
; 6.744 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.979      ;
; 6.749 ; sdram_statemachine:sdram_adaptor|reply_reg                   ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 1.977      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
; 6.755 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.972      ;
+-------+--------------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                         ;
+-------+---------------------------------------------------+----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                         ; To Node                                            ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------+----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.758 ; sdram_statemachine:sdram_adaptor|data_out_reg[3]  ; sdram_statemachine:sdram_adaptor|DATA_OUT_sreg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.970      ;
; 6.940 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.791      ;
; 6.940 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.791      ;
; 6.940 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.791      ;
; 6.940 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.791      ;
; 6.940 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.791      ;
; 6.954 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.777      ;
; 6.954 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.777      ;
; 6.954 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.777      ;
; 6.954 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.777      ;
; 6.954 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[7] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.777      ;
; 6.994 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.736      ;
; 6.994 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.736      ;
; 7.008 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.722      ;
; 7.008 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[6] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.722      ;
; 7.010 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|nbyte[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.721      ;
; 7.017 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.714      ;
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; 7.324 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.406      ;
; 7.324 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.406      ;
; 7.324 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.406      ;
; 7.324 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.406      ;
; 7.324 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.406      ;
; 7.331 ; i2c_loader:audio_codec_config_over_i2c|divider[5] ; i2c_loader:audio_codec_config_over_i2c|shiftreg[5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.399      ;
; 7.368 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.362      ;
; 7.368 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.362      ;
; 7.368 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.362      ;
; 7.368 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.362      ;
; 7.368 ; i2c_loader:audio_codec_config_over_i2c|divider[4] ; i2c_loader:audio_codec_config_over_i2c|thisbyte[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.002      ; 1.362      ;
; 7.373 ; sdram_statemachine:sdram_adaptor|data_out_reg[4]  ; sdram_statemachine:sdram_adaptor|DATA_OUT_sreg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.008     ; 1.347      ;
; 7.379 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|nbit[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.349      ;
; 7.392 ; i2c_loader:audio_codec_config_over_i2c|divider[2] ; i2c_loader:audio_codec_config_over_i2c|state.Stop  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.339      ;
; 7.393 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|nbit[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.335      ;
; 7.406 ; i2c_loader:audio_codec_config_over_i2c|divider[3] ; i2c_loader:audio_codec_config_over_i2c|state.Stop  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.003      ; 1.325      ;
; 7.425 ; sdram_statemachine:sdram_adaptor|data_out_reg[0]  ; sdram_statemachine:sdram_adaptor|DATA_OUT_sreg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 8.696        ; -0.001     ; 1.302      ;
; 7.456 ; i2c_loader:audio_codec_config_over_i2c|divider[1] ; i2c_loader:audio_codec_config_over_i2c|nbit[0]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 8.696        ; 0.000      ; 1.272      ;
+-------+---------------------------------------------------+----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.240 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.392      ;
; 0.247 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.399      ;
; 0.318 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[18]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.470      ;
; 0.326 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.478      ;
; 0.355 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.507      ;
; 0.358 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.510      ;
; 0.358 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.510      ;
; 0.360 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.512      ;
; 0.361 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.513      ;
; 0.363 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.515      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.516      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.517      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.517      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.517      ;
; 0.366 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.518      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.520      ;
; 0.369 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.521      ;
; 0.369 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.521      ;
; 0.371 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.523      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.524      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.524      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.524      ;
; 0.373 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.525      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.381 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.533      ;
; 0.382 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.534      ;
; 0.383 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.535      ;
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; 0.387 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.539      ;
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; 0.540 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.692      ;
; 0.540 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.692      ;
; 0.541 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.693      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                           ;
+-------+--------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                  ; To Node                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+--------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                         ; i2sslave:audio_codec_data|CLK_FAKE                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                    ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                    ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                                   ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[9]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                              ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[28]                              ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[28]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[12]                              ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[12]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead         ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect     ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreIndirect     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                             ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                               ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[0]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                              ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[8]                               ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[8]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                              ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                        ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                               ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                               ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|use_status_as_ram_address  ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|use_status_as_ram_address  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                                     ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[0]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|vector_a2                  ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|vector_a2                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+--------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                      ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                         ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 13.610 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_address_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.812      ;
; 13.610 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[13]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.812      ;
; 13.610 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|write_enable_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.812      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|refresh_fetch_reg                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.801      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.807      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|width_8bit_reg                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.801      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[24]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.807      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[1]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.801      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[31]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.807      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[5]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.801      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[4]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.801      ;
; 13.618 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|width_32bit_reg                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.807      ;
; 13.620 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.805      ;
; 13.620 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pia:pia1|portb_direction_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.802      ;
; 13.620 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|pia:pia1|portb_direction_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.802      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|enabled_out_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.788      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.788      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[2]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.788      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[3]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.788      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[4]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.788      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[5]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.788      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[11]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[10]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[9]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[8]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[7]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|allow_real_dma_reg                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[23]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[19]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[18]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_cache_reg[6]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_cache_reg[7]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.791      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.791      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[6][4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[5][4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[4][4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
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; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[1][4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[0][4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.799      ;
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; 13.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|cpu_extra_enable_reg                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.788      ;
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; 13.629 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[22]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.794      ;
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; 13.631 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[7]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.792      ;
; 13.631 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[2]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.792      ;
; 13.631 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[6]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.792      ;
; 13.631 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[3]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.792      ;
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; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|enable_divider:enable_179_clock_div|count_reg[4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 3.619      ;
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; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[8]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
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; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[11]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[12]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[13]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[14]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[15]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[16]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[17]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[18]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[19]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[20]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[21]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[22]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[23]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[24]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[25]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[26]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[27]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[28]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[29]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[30]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|speed_shift_reg[31]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.630      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[30]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[29]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[28]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[27]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.622      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[26]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.622      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[25]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[24]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.623      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[23]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[22]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[21]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[20]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[19]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[18]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[17]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[16]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[15]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[14]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[13]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.629      ;
; 13.789 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[12]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.632      ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                   ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.955      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|en_delay_reg[31]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.955      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[11]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 2.945      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[5]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[12]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.954      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[31]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[31]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[31]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.966      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[3]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[2]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.951      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[6]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 2.945      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[1]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[21]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.959      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.951      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[18]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.959      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[17]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.959      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[20]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.959      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[19]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.959      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[22]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.959      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[1]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.958      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_READ_reg                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.958      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_8BIT_WRITE_ENABLE_reg                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.958      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[27]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.954      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[29]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.954      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[29]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[29]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[24]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.951      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[24]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.966      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[6]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[0]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[30]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[30]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.966      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[28]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.954      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[28]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.954      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[8]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 2.950      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[17]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[17]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[5]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.955      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[2]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.955      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out5_reg[2]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.955      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[10]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 2.950      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.951      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[19]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[19]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[13]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.966      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[13]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[13]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.955      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[4]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[9]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 2.950      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serin_reg[5]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|pot0_reg[5]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[14]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 2.950      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[7]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|sio_device:pokey1|pokey:pokey1|serial_ip_framing_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 2.945      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[15]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.955      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out5_reg[15]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 2.955      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.961      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[25]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[25]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[16]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.951      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[16]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.954      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[14]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[14]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.954      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[20]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[20]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 2.949      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[20]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.954      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|paused_reg                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 2.945      ;
; 2.812 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_32BIT_WRITE_ENABLE_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.958      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|memory_ready_reg                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.964      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.958      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.964      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[2]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.959      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.959      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.959      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.959      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.959      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.959      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.959      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[7]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.958      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[8]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.958      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[9]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.958      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|subtimer_reg[10]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.958      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[0]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[1]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[2]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[3]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[4]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[5]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[6]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[7]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[8]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[9]                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[10]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[11]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[12]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
; 2.813 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|timer_reg[13]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.960      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                                                                   ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_datain_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a1~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a2~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a3~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a4~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a5~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a6~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; atari800core:atari800|address_decoder:mmu1|FreezerLogic:freezer|generic_ram_infer:freezer_bram|altsyncram:ram_block_rtl_0|altsyncram_a941:auto_generated|ram_block1a7~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a1~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg10                                            ;
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; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg5                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg6                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg7                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg8                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_address_reg9                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_datain_reg1                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0                                              ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_we_reg                                                   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg0                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg1                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg10                                            ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg2                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg3                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg4                                             ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~portb_address_reg5                                             ;
+-------+--------------+----------------+------------------+---------------------------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.289 ; 4.289 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.027 ; 4.027 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.199 ; 4.199 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.036 ; 4.036 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.035 ; 4.035 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.165 ; 4.165 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.147 ; 4.147 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.137 ; 4.137 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.289 ; 4.289 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 3.950 ; 3.950 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.024 ; 4.024 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 3.925 ; 3.925 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 3.913 ; 3.913 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.070 ; 4.070 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.090 ; 4.090 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.969 ; 3.969 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.103 ; 4.103 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.515 ; 4.515 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 3.937 ; 3.937 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 4.515 ; 4.515 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 4.311 ; 4.311 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 4.170 ; 4.170 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 4.141 ; 4.141 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 4.398 ; 4.398 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 4.129 ; 4.129 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 3.523 ; 3.523 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 4.025 ; 4.025 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 3.946 ; 3.946 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.243 ; 4.243 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 3.899 ; 3.899 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 3.813 ; 3.813 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 3.500 ; 3.500 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 3.764 ; 3.764 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 3.977 ; 3.977 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 3.472 ; 3.472 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 4.243 ; 4.243 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 3.868 ; 3.868 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 3.707 ; 3.707 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 3.495 ; 3.495 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 3.499 ; 3.499 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 3.501 ; 3.501 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 3.600 ; 3.600 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 3.489 ; 3.489 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 3.779 ; 3.779 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 3.587 ; 3.587 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 5.419 ; 5.419 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 4.032 ; 4.032 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 4.110 ; 4.110 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.320 ; 4.320 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.666 ; 8.666 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 7.890 ; 7.890 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 7.835 ; 7.835 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.337 ; 8.337 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.832 ; 7.832 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.582 ; 7.582 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 8.040 ; 8.040 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.918 ; 7.918 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 8.280 ; 8.280 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.642 ; 7.642 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 7.875 ; 7.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.095 ; 8.095 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.897 ; 7.897 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.854 ; 7.854 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.214 ; 8.214 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 7.782 ; 7.782 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.666 ; 8.666 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 6.887 ; 6.887 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 6.887 ; 6.887 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 2.739 ; 2.739 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 2.075 ; 2.075 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 2.530 ; 2.530 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 5.512 ; 5.512 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 5.731 ; 5.731 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 3.881 ; 3.881 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.667 ; -3.667 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.823 ; -3.823 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.711 ; -3.711 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.819 ; -3.819 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.720 ; -3.720 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.856 ; -3.856 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.995 ; -3.995 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.878 ; -3.878 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -4.011 ; -4.011 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.672 ; -3.672 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.761 ; -3.761 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.667 ; -3.667 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.832 ; -3.832 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.887 ; -3.887 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.746 ; -3.746 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.891 ; -3.891 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.403 ; -3.403 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.817 ; -3.817 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -4.395 ; -4.395 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -4.191 ; -4.191 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -4.050 ; -4.050 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -4.021 ; -4.021 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -4.278 ; -4.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -4.009 ; -4.009 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -3.403 ; -3.403 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -3.905 ; -3.905 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -3.826 ; -3.826 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.352 ; -3.352 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -3.779 ; -3.779 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -3.693 ; -3.693 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -3.380 ; -3.380 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -3.644 ; -3.644 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -3.857 ; -3.857 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -3.352 ; -3.352 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -4.123 ; -4.123 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.748 ; -3.748 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.587 ; -3.587 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -3.375 ; -3.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.379 ; -3.379 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -3.381 ; -3.381 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -3.480 ; -3.480 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.369 ; -3.369 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.659 ; -3.659 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.467 ; -3.467 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.565 ; -4.565 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.912 ; -3.912 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.990 ; -3.990 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.200 ; -4.200 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.848 ; -4.848 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.411 ; -5.411 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.383 ; -5.383 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.601 ; -5.601 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.367 ; -5.367 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.408 ; -5.408 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.381 ; -5.381 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -5.018 ; -5.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.208 ; -5.208 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -4.848 ; -4.848 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -5.190 ; -5.190 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -5.190 ; -5.190 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -4.852 ; -4.852 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.871 ; -4.871 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -5.062 ; -5.062 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -4.882 ; -4.882 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -5.170 ; -5.170 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.259 ; -1.259 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -1.923 ; -1.923 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.484 ; -2.484 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.601 ; -1.601 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -2.067 ; -2.067 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.259 ; -1.259 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -2.944 ; -2.944 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.761 ; -3.761 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 2.618  ; 2.618  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.618  ; 2.618  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.193  ; 2.193  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.070  ; 2.070  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.187  ; 2.187  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.457  ; 2.457  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.953  ; 1.953  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.881  ; 1.881  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.720  ; 1.720  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.696  ; 1.696  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.048  ; 2.048  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.309  ; 2.309  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.031  ; 2.031  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.519  ; 1.519  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 2.253  ; 2.253  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.131  ; 2.131  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.025  ; 2.025  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.176  ; 2.176  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.153  ; 2.153  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.167  ; 2.167  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.253  ; 2.253  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.857  ; 1.857  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.835  ; 1.835  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.990  ; 1.990  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.001  ; 2.001  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.108  ; 2.108  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.815  ; 1.815  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.903  ; 1.903  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 3.018  ; 3.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 3.018  ; 3.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.366  ; 2.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.592  ; 2.592  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.506  ; 2.506  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.766  ; 2.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.642  ; 2.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.496  ; 2.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.349  ; 2.349  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.209  ; 2.209  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.311  ; 2.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.315  ; 2.315  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.323  ; 2.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.085  ; 2.085  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.631  ; 2.631  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.323  ; 2.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.129  ; 2.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.286  ; 2.286  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 2.299  ; 2.299  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 2.284  ; 2.284  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.415  ; 2.415  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.401  ; 2.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.148  ; 2.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.054  ; 2.054  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.136  ; 2.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.116  ; 2.116  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.108  ; 2.108  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 3.741  ; 3.741  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.213  ; 3.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.646  ; 3.646  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.222  ; 3.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.454  ; 3.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.741  ; 3.741  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.577  ; 3.577  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 3.498  ; 3.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.877  ; 2.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 3.546  ; 3.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 3.692  ; 3.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 3.008  ; 3.008  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.692  ; 2.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.698  ; 2.698  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 3.292  ; 3.292  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.698  ; 2.698  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.686  ; 2.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.814  ; 2.814  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 3.140  ; 3.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 2.948  ; 2.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 2.391  ; 2.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.228  ; 2.228  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.201  ; 2.201  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.228  ; 2.228  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.212  ; 2.212  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.217  ; 2.217  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.204  ; 2.204  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.371  ; 2.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.730  ; 2.730  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.882  ; 2.882  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 6.634  ; 6.634  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 4.242  ; 4.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 4.184  ; 4.184  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.779  ; 3.779  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 4.378  ; 4.378  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 4.664  ; 4.664  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 3.573  ; 3.573  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.293  ; 3.293  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.354  ; 3.354  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 4.283  ; 4.283  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.762  ; 3.762  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.954  ; 3.954  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.549  ; 3.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.372  ; 3.372  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 5.632  ; 5.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 5.644  ; 5.644  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 5.872  ; 5.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 5.803  ; 5.803  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 6.634  ; 6.634  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.398  ; 2.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.144  ; 2.144  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.262  ; 2.262  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.101  ; 2.101  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.343  ; 2.343  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 2.171  ; 2.171  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 2.177  ; 2.177  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.195  ; 2.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.190  ; 2.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 2.341  ; 2.341  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 2.073  ; 2.073  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 2.398  ; 2.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.227  ; 2.227  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.376  ; 2.376  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 4.216  ; 4.216  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.275  ; 3.275  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.242  ; 2.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.345  ; 4.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.136  ; 4.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.345  ; 4.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.167  ; 4.167  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.132  ; 4.132  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.296  ; 4.296  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.280  ; 4.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.274  ; 4.274  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.163  ; 4.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 4.296  ; 4.296  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 1.959  ; 1.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 4.458  ; 4.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.268  ; 4.268  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 4.458  ; 4.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.387  ; 4.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 4.258  ; 4.258  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 1.928  ; 1.928  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.696  ; 1.696  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.618  ; 2.618  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.193  ; 2.193  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.070  ; 2.070  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.187  ; 2.187  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.457  ; 2.457  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.953  ; 1.953  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.881  ; 1.881  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.720  ; 1.720  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.696  ; 1.696  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.048  ; 2.048  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.309  ; 2.309  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.031  ; 2.031  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.519  ; 1.519  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.131  ; 2.131  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.025  ; 2.025  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.176  ; 2.176  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.153  ; 2.153  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.167  ; 2.167  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.253  ; 2.253  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.857  ; 1.857  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.835  ; 1.835  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.990  ; 1.990  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.001  ; 2.001  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.108  ; 2.108  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.815  ; 1.815  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.903  ; 1.903  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 3.018  ; 3.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.366  ; 2.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.592  ; 2.592  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.506  ; 2.506  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.766  ; 2.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.642  ; 2.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.496  ; 2.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.349  ; 2.349  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.209  ; 2.209  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.311  ; 2.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.315  ; 2.315  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.323  ; 2.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.085  ; 2.085  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.631  ; 2.631  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.323  ; 2.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.129  ; 2.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.286  ; 2.286  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 2.299  ; 2.299  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 2.284  ; 2.284  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.415  ; 2.415  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.401  ; 2.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.148  ; 2.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.054  ; 2.054  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.136  ; 2.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.116  ; 2.116  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.108  ; 2.108  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.279  ; 2.279  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.213  ; 3.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.646  ; 3.646  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.222  ; 3.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.454  ; 3.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.741  ; 3.741  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.577  ; 3.577  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.823  ; 2.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.877  ; 2.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.798  ; 2.798  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.806  ; 2.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.646  ; 2.646  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.692  ; 2.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.698  ; 2.698  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.668  ; 2.668  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.698  ; 2.698  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.457  ; 2.457  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.279  ; 2.279  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.562  ; 2.562  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 2.948  ; 2.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 2.391  ; 2.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.148  ; 2.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.201  ; 2.201  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.148  ; 2.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.212  ; 2.212  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.217  ; 2.217  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.204  ; 2.204  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.371  ; 2.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.730  ; 2.730  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.882  ; 2.882  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.455  ; 2.455  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.461  ; 3.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.100  ; 3.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.167  ; 3.167  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.429  ; 3.429  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.625  ; 3.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.572  ; 2.572  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.455  ; 2.455  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.533  ; 2.533  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.264  ; 3.264  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.685  ; 2.685  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.192  ; 3.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.772  ; 2.772  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.889  ; 2.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.445  ; 3.445  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.877  ; 3.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.956  ; 2.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.045  ; 3.045  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.789  ; 3.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.073  ; 2.073  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.144  ; 2.144  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.262  ; 2.262  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.101  ; 2.101  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.343  ; 2.343  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 2.171  ; 2.171  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 2.177  ; 2.177  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.195  ; 2.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.190  ; 2.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 2.341  ; 2.341  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 2.073  ; 2.073  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 2.398  ; 2.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.227  ; 2.227  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.376  ; 2.376  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.403  ; 3.403  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.583  ; 3.583  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.275  ; 3.275  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.242  ; 2.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 1.946  ; 1.946  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 1.946  ; 1.946  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.144  ; 2.144  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.071  ; 2.071  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.025  ; 2.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.048  ; 2.048  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.063  ; 2.063  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.053  ; 2.053  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.062  ; 2.062  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.048  ; 2.048  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 1.959  ; 1.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.151  ; 2.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.153  ; 2.153  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 1.928  ; 1.928  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------+
; Propagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.959 ; 4.959 ; 4.959 ; 4.959 ;
; SW[4]      ; GPIO_0[6]   ; 4.995 ; 4.995 ; 4.995 ; 4.995 ;
; SW[4]      ; GPIO_0[7]   ; 4.955 ; 4.955 ; 4.955 ; 4.955 ;
; SW[4]      ; GPIO_0[8]   ; 4.888 ; 4.888 ; 4.888 ; 4.888 ;
; SW[4]      ; GPIO_0[10]  ; 4.755 ; 4.755 ; 4.755 ; 4.755 ;
; SW[4]      ; GPIO_0[11]  ; 4.694 ; 4.694 ; 4.694 ; 4.694 ;
; SW[4]      ; GPIO_0[12]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[13]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[14]  ; 4.618 ; 4.618 ; 4.618 ; 4.618 ;
; SW[4]      ; GPIO_0[15]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[16]  ; 4.473 ; 4.473 ; 4.473 ; 4.473 ;
; SW[4]      ; GPIO_0[17]  ; 4.565 ; 4.565 ; 4.565 ; 4.565 ;
; SW[4]      ; GPIO_0[18]  ; 4.690 ; 4.690 ; 4.690 ; 4.690 ;
; SW[4]      ; GPIO_0[19]  ; 4.672 ; 4.672 ; 4.672 ; 4.672 ;
; SW[4]      ; GPIO_0[20]  ; 4.680 ; 4.680 ; 4.680 ; 4.680 ;
; SW[4]      ; GPIO_0[21]  ; 4.680 ; 4.680 ; 4.680 ; 4.680 ;
; SW[4]      ; GPIO_0[23]  ; 4.686 ; 4.686 ; 4.686 ; 4.686 ;
; SW[4]      ; GPIO_0[24]  ; 4.813 ; 4.813 ; 4.813 ; 4.813 ;
; SW[4]      ; GPIO_0[25]  ; 4.813 ; 4.813 ; 4.813 ; 4.813 ;
; SW[4]      ; GPIO_0[26]  ; 4.717 ; 4.717 ; 4.717 ; 4.717 ;
; SW[4]      ; GPIO_0[27]  ; 4.877 ; 4.877 ; 4.877 ; 4.877 ;
; SW[4]      ; GPIO_0[28]  ; 4.999 ; 4.999 ; 4.999 ; 4.999 ;
; SW[4]      ; GPIO_0[29]  ; 4.999 ; 4.999 ; 4.999 ; 4.999 ;
; SW[4]      ; GPIO_0[30]  ; 4.173 ; 4.173 ; 4.173 ; 4.173 ;
; SW[4]      ; GPIO_0[31]  ; 4.140 ; 4.140 ; 4.140 ; 4.140 ;
; SW[4]      ; GPIO_0[32]  ; 4.852 ; 4.852 ; 4.852 ; 4.852 ;
; SW[4]      ; GPIO_0[33]  ; 4.852 ; 4.852 ; 4.852 ; 4.852 ;
; SW[4]      ; GPIO_0[34]  ; 3.151 ; 3.151 ; 3.151 ; 3.151 ;
; SW[4]      ; GPIO_1[0]   ;       ; 4.743 ; 4.743 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.901 ; 4.901 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.096 ; 4.096 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.365 ; 4.365 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 5.010 ; 5.010 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 4.556 ; 4.556 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 4.924 ; 4.924 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 5.361 ; 5.361 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.901 ; 4.901 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.908 ; 4.908 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 4.754 ; 4.754 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 5.176 ; 5.176 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 5.182 ; 5.182 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 4.772 ; 4.772 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 5.182 ; 5.182 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 4.680 ; 4.680 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 4.111 ; 4.111 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 4.668 ; 4.668 ;       ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Propagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.959 ; 4.959 ; 4.959 ; 4.959 ;
; SW[4]      ; GPIO_0[6]   ; 4.995 ; 4.995 ; 4.995 ; 4.995 ;
; SW[4]      ; GPIO_0[7]   ; 4.955 ; 4.955 ; 4.955 ; 4.955 ;
; SW[4]      ; GPIO_0[8]   ; 4.888 ; 4.888 ; 4.888 ; 4.888 ;
; SW[4]      ; GPIO_0[10]  ; 4.755 ; 4.755 ; 4.755 ; 4.755 ;
; SW[4]      ; GPIO_0[11]  ; 4.694 ; 4.694 ; 4.694 ; 4.694 ;
; SW[4]      ; GPIO_0[12]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[13]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[14]  ; 4.618 ; 4.618 ; 4.618 ; 4.618 ;
; SW[4]      ; GPIO_0[15]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[16]  ; 4.473 ; 4.473 ; 4.473 ; 4.473 ;
; SW[4]      ; GPIO_0[17]  ; 4.565 ; 4.565 ; 4.565 ; 4.565 ;
; SW[4]      ; GPIO_0[18]  ; 4.690 ; 4.690 ; 4.690 ; 4.690 ;
; SW[4]      ; GPIO_0[19]  ; 4.672 ; 4.672 ; 4.672 ; 4.672 ;
; SW[4]      ; GPIO_0[20]  ; 4.680 ; 4.680 ; 4.680 ; 4.680 ;
; SW[4]      ; GPIO_0[21]  ; 4.680 ; 4.680 ; 4.680 ; 4.680 ;
; SW[4]      ; GPIO_0[23]  ; 4.686 ; 4.686 ; 4.686 ; 4.686 ;
; SW[4]      ; GPIO_0[24]  ; 4.813 ; 4.813 ; 4.813 ; 4.813 ;
; SW[4]      ; GPIO_0[25]  ; 4.813 ; 4.813 ; 4.813 ; 4.813 ;
; SW[4]      ; GPIO_0[26]  ; 4.717 ; 4.717 ; 4.717 ; 4.717 ;
; SW[4]      ; GPIO_0[27]  ; 4.877 ; 4.877 ; 4.877 ; 4.877 ;
; SW[4]      ; GPIO_0[28]  ; 4.999 ; 4.999 ; 4.999 ; 4.999 ;
; SW[4]      ; GPIO_0[29]  ; 4.999 ; 4.999 ; 4.999 ; 4.999 ;
; SW[4]      ; GPIO_0[30]  ; 4.173 ; 4.173 ; 4.173 ; 4.173 ;
; SW[4]      ; GPIO_0[31]  ; 4.140 ; 4.140 ; 4.140 ; 4.140 ;
; SW[4]      ; GPIO_0[32]  ; 4.852 ; 4.852 ; 4.852 ; 4.852 ;
; SW[4]      ; GPIO_0[33]  ; 4.852 ; 4.852 ; 4.852 ; 4.852 ;
; SW[4]      ; GPIO_0[34]  ; 3.151 ; 3.151 ; 3.151 ; 3.151 ;
; SW[4]      ; GPIO_1[0]   ;       ; 4.743 ; 4.743 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.901 ; 4.901 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.096 ; 4.096 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.365 ; 4.365 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 5.010 ; 5.010 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 4.556 ; 4.556 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 4.924 ; 4.924 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 5.361 ; 5.361 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.901 ; 4.901 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.908 ; 4.908 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 4.754 ; 4.754 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 5.176 ; 5.176 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 5.182 ; 5.182 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 4.772 ; 4.772 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 5.182 ; 5.182 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 4.680 ; 4.680 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 4.111 ; 4.111 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 4.668 ; 4.668 ;       ;
+------------+-------------+-------+-------+-------+-------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.081 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.081 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.094 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.094 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.108 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.078 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.118 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.118 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.100 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.100 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.094 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.094 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.214 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.820 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.339 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.972 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 3.008 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.968 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.901 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.768 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.768 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.682 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.682 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.692 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.682 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.547 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.578 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.703 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.685 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.693 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.693 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.699 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.890 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 3.012 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 3.012 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.247 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.214 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.865 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.865 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.383 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.681 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.812 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.894 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.904 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.019 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.939 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.035 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.045 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.681 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.681 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.862 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.870 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.894 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.872 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.688 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.775 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.081 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.081 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.094 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.094 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.108 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.078 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.118 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.118 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.100 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.100 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.094 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.094 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.940 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.214 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.820 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.339 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.972 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 3.008 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.968 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.901 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.768 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.768 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.682 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.682 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.692 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.682 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.547 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.578 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.703 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.685 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.693 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.693 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.699 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.826 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.730 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.890 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 3.012 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 3.012 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.247 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.214 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.865 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.865 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.383 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.681 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.802 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.812 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.894 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.904 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.019 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.939 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.035 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.045 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.681 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.681 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.862 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.870 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.894 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.872 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.688 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.775 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.081     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.081     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.094     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.094     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.108     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.078     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.118     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.118     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.100     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.100     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.094     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.094     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.214     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.820     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.339     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.972     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 3.008     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.968     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.901     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.768     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.768     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.682     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.682     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.692     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.682     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.547     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.578     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.703     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.685     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.693     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.693     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.699     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.890     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 3.012     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 3.012     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.247     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.214     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.865     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.865     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.383     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.681     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.812     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.894     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.904     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.019     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.939     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.035     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.045     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.681     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.681     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.862     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.870     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.894     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.872     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.775     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 2.081     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 2.081     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 2.094     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 2.094     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 2.108     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 2.078     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 2.118     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 2.118     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.100     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.100     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 2.094     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 2.094     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.940     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.214     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.820     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.339     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]   ; CLOCK_50   ; 2.972     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]   ; CLOCK_50   ; 3.008     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]   ; CLOCK_50   ; 2.968     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]   ; CLOCK_50   ; 2.901     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]  ; CLOCK_50   ; 2.768     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 2.768     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 2.682     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 2.682     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 2.692     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 2.682     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 2.547     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]  ; CLOCK_50   ; 2.578     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]  ; CLOCK_50   ; 2.703     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]  ; CLOCK_50   ; 2.685     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]  ; CLOCK_50   ; 2.693     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]  ; CLOCK_50   ; 2.693     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]  ; CLOCK_50   ; 2.699     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]  ; CLOCK_50   ; 2.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]  ; CLOCK_50   ; 2.826     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]  ; CLOCK_50   ; 2.730     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]  ; CLOCK_50   ; 2.890     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]  ; CLOCK_50   ; 3.012     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]  ; CLOCK_50   ; 3.012     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 2.247     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 2.214     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]  ; CLOCK_50   ; 2.865     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]  ; CLOCK_50   ; 2.865     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.383     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.681     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.802     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.812     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.894     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.904     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.019     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.939     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.035     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.045     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.681     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.681     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.862     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.870     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.894     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.872     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.775     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+---------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                         ;
+----------------------------------+-------+-------+----------+---------+---------------------+
; Clock                            ; Setup ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+-------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; 0.010 ; 0.215 ; 9.498    ; 2.812   ; 3.236               ;
;  CLOCK_50                        ; N/A   ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 2.899 ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; 0.010 ; 0.215 ; 9.498    ; 2.812   ; 6.131               ;
; Design-wide TNS                  ; 0.0   ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A   ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000 ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; 0.000 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+-------+-------+----------+---------+---------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.752  ; 7.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.115  ; 7.115  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.651  ; 7.651  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.130  ; 7.130  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.132  ; 7.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.416  ; 7.416  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.379  ; 7.379  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.399  ; 7.399  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.752  ; 7.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.009  ; 7.009  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.209  ; 7.209  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.946  ; 6.946  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.929  ; 6.929  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 7.284  ; 7.284  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.327  ; 7.327  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 6.857  ; 6.857  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.353  ; 7.353  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 8.143  ; 8.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.958  ; 6.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 8.143  ; 8.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 7.701  ; 7.701  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 7.267  ; 7.267  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 7.277  ; 7.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 7.812  ; 7.812  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 7.196  ; 7.196  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 5.854  ; 5.854  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 7.059  ; 7.059  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.818  ; 6.818  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.516  ; 7.516  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 6.779  ; 6.779  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 6.619  ; 6.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 5.830  ; 5.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 6.483  ; 6.483  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 6.955  ; 6.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 5.801  ; 5.801  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 7.516  ; 7.516  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 6.791  ; 6.791  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 6.323  ; 6.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 5.830  ; 5.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 5.828  ; 5.828  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 5.838  ; 5.838  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 6.107  ; 6.107  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 5.820  ; 5.820  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.530  ; 6.530  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.089  ; 6.089  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 10.370 ; 10.370 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 6.943  ; 6.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.188  ; 7.188  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.649  ; 7.649  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 19.409 ; 19.409 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 17.437 ; 17.437 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 17.289 ; 17.289 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 18.697 ; 18.697 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 17.423 ; 17.423 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 16.738 ; 16.738 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 17.968 ; 17.968 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 17.740 ; 17.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 18.707 ; 18.707 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 16.867 ; 16.867 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 17.358 ; 17.358 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 18.123 ; 18.123 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 17.638 ; 17.638 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 17.409 ; 17.409 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 18.360 ; 18.360 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 17.289 ; 17.289 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 19.409 ; 19.409 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 16.540 ; 16.540 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 16.540 ; 16.540 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 5.408  ; 5.408  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 4.080  ; 4.080  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 4.948  ; 4.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 13.667 ; 13.667 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 13.851 ; 13.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 6.766  ; 6.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.667 ; -3.667 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.823 ; -3.823 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.711 ; -3.711 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.819 ; -3.819 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.720 ; -3.720 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.856 ; -3.856 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.995 ; -3.995 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.878 ; -3.878 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -4.011 ; -4.011 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.672 ; -3.672 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.761 ; -3.761 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.667 ; -3.667 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.832 ; -3.832 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.887 ; -3.887 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.746 ; -3.746 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.891 ; -3.891 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.403 ; -3.403 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.817 ; -3.817 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -4.395 ; -4.395 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -4.191 ; -4.191 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -4.050 ; -4.050 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -4.021 ; -4.021 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -4.278 ; -4.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -4.009 ; -4.009 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -3.403 ; -3.403 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -3.905 ; -3.905 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -3.826 ; -3.826 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.352 ; -3.352 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -3.779 ; -3.779 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -3.693 ; -3.693 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -3.380 ; -3.380 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -3.644 ; -3.644 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -3.857 ; -3.857 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -3.352 ; -3.352 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -4.123 ; -4.123 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.748 ; -3.748 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.587 ; -3.587 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -3.375 ; -3.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.379 ; -3.379 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -3.381 ; -3.381 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -3.480 ; -3.480 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.369 ; -3.369 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.659 ; -3.659 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.467 ; -3.467 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.565 ; -4.565 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.912 ; -3.912 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.990 ; -3.990 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.200 ; -4.200 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.848 ; -4.848 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.411 ; -5.411 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.383 ; -5.383 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.601 ; -5.601 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.367 ; -5.367 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.408 ; -5.408 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.381 ; -5.381 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -5.018 ; -5.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.208 ; -5.208 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -4.848 ; -4.848 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -5.190 ; -5.190 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -5.190 ; -5.190 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -4.852 ; -4.852 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.871 ; -4.871 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -5.062 ; -5.062 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -4.882 ; -4.882 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -5.170 ; -5.170 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.259 ; -1.259 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -1.923 ; -1.923 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.484 ; -2.484 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.601 ; -1.601 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -2.067 ; -2.067 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.259 ; -1.259 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -2.944 ; -2.944 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.761 ; -3.761 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 6.569  ; 6.569  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 6.569  ; 6.569  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 5.434  ; 5.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 5.431  ; 5.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 5.104  ; 5.104  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 5.447  ; 5.447  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 6.201  ; 6.201  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.879  ; 4.879  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.703  ; 4.703  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.311  ; 4.311  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.667  ; 4.667  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 5.071  ; 5.071  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.284  ; 4.284  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 5.080  ; 5.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.597  ; 5.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 3.779  ; 3.779  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.500  ; 5.500  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.327  ; 5.327  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.026  ; 5.026  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.389  ; 5.389  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.354  ; 5.354  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.372  ; 5.372  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.500  ; 5.500  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.371  ; 5.371  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.639  ; 4.639  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.596  ; 4.596  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.945  ; 4.945  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.971  ; 4.971  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.989  ; 4.989  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.993  ; 4.993  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.955  ; 4.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.964  ; 4.964  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 5.301  ; 5.301  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.584  ; 4.584  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.728  ; 4.728  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 7.011  ; 7.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 7.011  ; 7.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 5.392  ; 5.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.996  ; 5.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 5.753  ; 5.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 6.385  ; 6.385  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 6.115  ; 6.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.705  ; 5.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 5.239  ; 5.239  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 5.027  ; 5.027  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 5.297  ; 5.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 5.299  ; 5.299  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 5.303  ; 5.303  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 5.315  ; 5.315  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 4.879  ; 4.879  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 6.043  ; 6.043  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 5.371  ; 5.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.655  ; 5.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 5.333  ; 5.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 4.951  ; 4.951  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 5.349  ; 5.349  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 5.324  ; 5.324  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 4.659  ; 4.659  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 5.654  ; 5.654  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 5.636  ; 5.636  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 4.989  ; 4.989  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 4.848  ; 4.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 4.859  ; 4.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 4.945  ; 4.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 4.942  ; 4.942  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 4.542  ; 4.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.958  ; 8.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.515  ; 7.515  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.610  ; 8.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.619  ; 7.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 8.084  ; 8.084  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.958  ; 8.958  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 8.567  ; 8.567  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 8.656  ; 8.656  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.837  ; 6.837  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 8.278  ; 8.278  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 8.705  ; 8.705  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 7.057  ; 7.057  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 6.420  ; 6.420  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.439  ; 6.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 7.902  ; 7.902  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 6.439  ; 6.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 6.551  ; 6.551  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 6.832  ; 6.832  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 7.471  ; 7.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 7.147  ; 7.147  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 5.590  ; 5.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 5.676  ; 5.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 5.461  ; 5.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 5.676  ; 5.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 5.580  ; 5.580  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 5.579  ; 5.579  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 5.547  ; 5.547  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.773  ; 5.773  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 6.962  ; 6.962  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 7.312  ; 7.312  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 16.829 ; 16.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 10.393 ; 10.393 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 10.329 ; 10.329 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 9.103  ; 9.103  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 10.976 ; 10.976 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 11.100 ; 11.100 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 8.816  ; 8.816  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 8.139  ; 8.139  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.349  ; 8.349  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 10.625 ; 10.625 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 9.400  ; 9.400  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.755  ; 9.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 8.674  ; 8.674  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 8.140  ; 8.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 14.259 ; 14.259 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 14.296 ; 14.296 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 14.903 ; 14.903 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 14.724 ; 14.724 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 16.829 ; 16.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.695  ; 5.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 5.081  ; 5.081  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 5.386  ; 5.386  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 5.018  ; 5.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.504  ; 5.504  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 5.129  ; 5.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 5.136  ; 5.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 5.143  ; 5.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 5.163  ; 5.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 5.164  ; 5.164  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 5.518  ; 5.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.993  ; 4.993  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 5.137  ; 5.137  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 5.605  ; 5.605  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 5.391  ; 5.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.347  ; 5.347  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.695  ; 5.695  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 10.375 ; 10.375 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.005  ; 6.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 10.922 ; 10.922 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 8.038  ; 8.038  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.478  ; 5.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 9.425  ; 9.425  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 8.869  ; 8.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 9.425  ; 9.425  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 8.917  ; 8.917  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 8.872  ; 8.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 9.210  ; 9.210  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 9.210  ; 9.210  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 9.192  ; 9.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 8.909  ; 8.909  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 9.206  ; 9.206  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 4.754  ; 4.754  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 9.715  ; 9.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 9.213  ; 9.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 9.715  ; 9.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 9.513  ; 9.513  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 9.213  ; 9.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 4.721  ; 4.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.696  ; 1.696  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 2.618  ; 2.618  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 2.193  ; 2.193  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 2.070  ; 2.070  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 2.187  ; 2.187  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.457  ; 2.457  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.953  ; 1.953  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.881  ; 1.881  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.720  ; 1.720  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.696  ; 1.696  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 2.048  ; 2.048  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.309  ; 2.309  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 2.031  ; 2.031  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.519  ; 1.519  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.131  ; 2.131  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.025  ; 2.025  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.176  ; 2.176  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.153  ; 2.153  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.167  ; 2.167  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.253  ; 2.253  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.857  ; 1.857  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.835  ; 1.835  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.990  ; 1.990  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.001  ; 2.001  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 2.108  ; 2.108  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.815  ; 1.815  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.903  ; 1.903  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 3.018  ; 3.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.366  ; 2.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.592  ; 2.592  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[5]     ; CLOCK_50   ; 2.506  ; 2.506  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[6]     ; CLOCK_50   ; 2.766  ; 2.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[7]     ; CLOCK_50   ; 2.642  ; 2.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 2.496  ; 2.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 2.349  ; 2.349  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.209  ; 2.209  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.311  ; 2.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.315  ; 2.315  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 2.323  ; 2.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.085  ; 2.085  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.631  ; 2.631  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.323  ; 2.323  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.409  ; 2.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.297  ; 2.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 2.129  ; 2.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.286  ; 2.286  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 2.299  ; 2.299  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 2.284  ; 2.284  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.415  ; 2.415  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.401  ; 2.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.148  ; 2.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.054  ; 2.054  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.136  ; 2.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.116  ; 2.116  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.108  ; 2.108  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[35]    ; CLOCK_50   ; 1.937  ; 1.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.279  ; 2.279  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.213  ; 3.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.646  ; 3.646  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.222  ; 3.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.454  ; 3.454  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.741  ; 3.741  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.577  ; 3.577  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.823  ; 2.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.877  ; 2.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.798  ; 2.798  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.806  ; 2.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.646  ; 2.646  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.692  ; 2.692  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.698  ; 2.698  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.668  ; 2.668  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.698  ; 2.698  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.457  ; 2.457  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.279  ; 2.279  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.562  ; 2.562  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 2.948  ; 2.948  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 2.391  ; 2.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; LEDG[*]        ; CLOCK_50   ; 2.148  ; 2.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[0]       ; CLOCK_50   ; 2.201  ; 2.201  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[1]       ; CLOCK_50   ; 2.148  ; 2.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[2]       ; CLOCK_50   ; 2.212  ; 2.212  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[3]       ; CLOCK_50   ; 2.217  ; 2.217  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  LEDG[4]       ; CLOCK_50   ; 2.204  ; 2.204  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.371  ; 2.371  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.730  ; 2.730  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.882  ; 2.882  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.455  ; 2.455  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.461  ; 3.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.100  ; 3.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.167  ; 3.167  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.429  ; 3.429  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.625  ; 3.625  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.572  ; 2.572  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.455  ; 2.455  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.533  ; 2.533  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.264  ; 3.264  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.685  ; 2.685  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.192  ; 3.192  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.772  ; 2.772  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.889  ; 2.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.445  ; 3.445  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.877  ; 3.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.956  ; 2.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.045  ; 3.045  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.789  ; 3.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.073  ; 2.073  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.144  ; 2.144  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 2.262  ; 2.262  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 2.101  ; 2.101  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.343  ; 2.343  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 2.171  ; 2.171  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 2.177  ; 2.177  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 2.195  ; 2.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.190  ; 2.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 2.341  ; 2.341  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 2.073  ; 2.073  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 2.398  ; 2.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.227  ; 2.227  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.376  ; 2.376  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.403  ; 3.403  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.548  ; 2.548  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.583  ; 3.583  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.275  ; 3.275  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.242  ; 2.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 1.946  ; 1.946  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 1.946  ; 1.946  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.144  ; 2.144  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.071  ; 2.071  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.025  ; 2.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.048  ; 2.048  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.063  ; 2.063  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.053  ; 2.053  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.062  ; 2.062  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.048  ; 2.048  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 1.959  ; 1.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.151  ; 2.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.256  ; 2.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.065  ; 2.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.153  ; 2.153  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 1.928  ; 1.928  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------+
; Progagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[5]   ; 10.749 ; 10.749 ; 10.749 ; 10.749 ;
; SW[4]      ; GPIO_0[6]   ; 10.785 ; 10.785 ; 10.785 ; 10.785 ;
; SW[4]      ; GPIO_0[7]   ; 10.745 ; 10.745 ; 10.745 ; 10.745 ;
; SW[4]      ; GPIO_0[8]   ; 10.497 ; 10.497 ; 10.497 ; 10.497 ;
; SW[4]      ; GPIO_0[10]  ; 10.178 ; 10.178 ; 10.178 ; 10.178 ;
; SW[4]      ; GPIO_0[11]  ; 9.953  ; 9.953  ; 9.953  ; 9.953  ;
; SW[4]      ; GPIO_0[12]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[13]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[14]  ; 9.706  ; 9.706  ; 9.706  ; 9.706  ;
; SW[4]      ; GPIO_0[15]  ; 9.696  ; 9.696  ; 9.696  ; 9.696  ;
; SW[4]      ; GPIO_0[16]  ; 9.582  ; 9.582  ; 9.582  ; 9.582  ;
; SW[4]      ; GPIO_0[17]  ; 9.825  ; 9.825  ; 9.825  ; 9.825  ;
; SW[4]      ; GPIO_0[18]  ; 10.154 ; 10.154 ; 10.154 ; 10.154 ;
; SW[4]      ; GPIO_0[19]  ; 10.150 ; 10.150 ; 10.150 ; 10.150 ;
; SW[4]      ; GPIO_0[20]  ; 10.144 ; 10.144 ; 10.144 ; 10.144 ;
; SW[4]      ; GPIO_0[21]  ; 10.144 ; 10.144 ; 10.144 ; 10.144 ;
; SW[4]      ; GPIO_0[23]  ; 10.151 ; 10.151 ; 10.151 ; 10.151 ;
; SW[4]      ; GPIO_0[24]  ; 10.492 ; 10.492 ; 10.492 ; 10.492 ;
; SW[4]      ; GPIO_0[25]  ; 10.492 ; 10.492 ; 10.492 ; 10.492 ;
; SW[4]      ; GPIO_0[26]  ; 10.296 ; 10.296 ; 10.296 ; 10.296 ;
; SW[4]      ; GPIO_0[27]  ; 10.576 ; 10.576 ; 10.576 ; 10.576 ;
; SW[4]      ; GPIO_0[28]  ; 10.905 ; 10.905 ; 10.905 ; 10.905 ;
; SW[4]      ; GPIO_0[29]  ; 10.905 ; 10.905 ; 10.905 ; 10.905 ;
; SW[4]      ; GPIO_0[30]  ; 8.868  ; 8.868  ; 8.868  ; 8.868  ;
; SW[4]      ; GPIO_0[31]  ; 8.819  ; 8.819  ; 8.819  ; 8.819  ;
; SW[4]      ; GPIO_0[32]  ; 10.549 ; 10.549 ; 10.549 ; 10.549 ;
; SW[4]      ; GPIO_0[33]  ; 10.549 ; 10.549 ; 10.549 ; 10.549 ;
; SW[4]      ; GPIO_0[34]  ; 6.327  ; 6.327  ; 6.327  ; 6.327  ;
; SW[4]      ; GPIO_1[0]   ;        ; 9.871  ; 9.871  ;        ;
; SW[4]      ; GPIO_1[1]   ;        ; 10.234 ; 10.234 ;        ;
; SW[4]      ; GPIO_1[2]   ;        ; 8.593  ; 8.593  ;        ;
; SW[4]      ; GPIO_1[3]   ;        ; 8.931  ; 8.931  ;        ;
; SW[4]      ; GPIO_1[4]   ;        ; 10.630 ; 10.630 ;        ;
; SW[4]      ; GPIO_1[5]   ;        ; 9.654  ; 9.654  ;        ;
; SW[4]      ; GPIO_1[20]  ;        ; 10.635 ; 10.635 ;        ;
; SW[4]      ; GPIO_1[21]  ;        ; 11.575 ; 11.575 ;        ;
; SW[4]      ; GPIO_1[22]  ;        ; 10.318 ; 10.318 ;        ;
; SW[4]      ; GPIO_1[23]  ;        ; 10.391 ; 10.391 ;        ;
; SW[4]      ; GPIO_1[24]  ;        ; 9.978  ; 9.978  ;        ;
; SW[4]      ; GPIO_1[26]  ;        ; 11.158 ; 11.158 ;        ;
; SW[4]      ; GPIO_1[27]  ;        ; 11.177 ; 11.177 ;        ;
; SW[4]      ; GPIO_1[28]  ;        ; 10.277 ; 10.277 ;        ;
; SW[4]      ; GPIO_1[29]  ;        ; 11.177 ; 11.177 ;        ;
; SW[4]      ; GPIO_1[30]  ;        ; 9.956  ; 9.956  ;        ;
; SW[4]      ; GPIO_1[32]  ;        ; 8.695  ; 8.695  ;        ;
; SW[4]      ; GPIO_1[34]  ;        ; 9.820  ; 9.820  ;        ;
+------------+-------------+--------+--------+--------+--------+


+----------------------------------------------------------+
; Minimum Progagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[5]   ; 4.959 ; 4.959 ; 4.959 ; 4.959 ;
; SW[4]      ; GPIO_0[6]   ; 4.995 ; 4.995 ; 4.995 ; 4.995 ;
; SW[4]      ; GPIO_0[7]   ; 4.955 ; 4.955 ; 4.955 ; 4.955 ;
; SW[4]      ; GPIO_0[8]   ; 4.888 ; 4.888 ; 4.888 ; 4.888 ;
; SW[4]      ; GPIO_0[10]  ; 4.755 ; 4.755 ; 4.755 ; 4.755 ;
; SW[4]      ; GPIO_0[11]  ; 4.694 ; 4.694 ; 4.694 ; 4.694 ;
; SW[4]      ; GPIO_0[12]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[13]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[14]  ; 4.618 ; 4.618 ; 4.618 ; 4.618 ;
; SW[4]      ; GPIO_0[15]  ; 4.608 ; 4.608 ; 4.608 ; 4.608 ;
; SW[4]      ; GPIO_0[16]  ; 4.473 ; 4.473 ; 4.473 ; 4.473 ;
; SW[4]      ; GPIO_0[17]  ; 4.565 ; 4.565 ; 4.565 ; 4.565 ;
; SW[4]      ; GPIO_0[18]  ; 4.690 ; 4.690 ; 4.690 ; 4.690 ;
; SW[4]      ; GPIO_0[19]  ; 4.672 ; 4.672 ; 4.672 ; 4.672 ;
; SW[4]      ; GPIO_0[20]  ; 4.680 ; 4.680 ; 4.680 ; 4.680 ;
; SW[4]      ; GPIO_0[21]  ; 4.680 ; 4.680 ; 4.680 ; 4.680 ;
; SW[4]      ; GPIO_0[23]  ; 4.686 ; 4.686 ; 4.686 ; 4.686 ;
; SW[4]      ; GPIO_0[24]  ; 4.813 ; 4.813 ; 4.813 ; 4.813 ;
; SW[4]      ; GPIO_0[25]  ; 4.813 ; 4.813 ; 4.813 ; 4.813 ;
; SW[4]      ; GPIO_0[26]  ; 4.717 ; 4.717 ; 4.717 ; 4.717 ;
; SW[4]      ; GPIO_0[27]  ; 4.877 ; 4.877 ; 4.877 ; 4.877 ;
; SW[4]      ; GPIO_0[28]  ; 4.999 ; 4.999 ; 4.999 ; 4.999 ;
; SW[4]      ; GPIO_0[29]  ; 4.999 ; 4.999 ; 4.999 ; 4.999 ;
; SW[4]      ; GPIO_0[30]  ; 4.173 ; 4.173 ; 4.173 ; 4.173 ;
; SW[4]      ; GPIO_0[31]  ; 4.140 ; 4.140 ; 4.140 ; 4.140 ;
; SW[4]      ; GPIO_0[32]  ; 4.852 ; 4.852 ; 4.852 ; 4.852 ;
; SW[4]      ; GPIO_0[33]  ; 4.852 ; 4.852 ; 4.852 ; 4.852 ;
; SW[4]      ; GPIO_0[34]  ; 3.151 ; 3.151 ; 3.151 ; 3.151 ;
; SW[4]      ; GPIO_1[0]   ;       ; 4.743 ; 4.743 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 4.901 ; 4.901 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 4.096 ; 4.096 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 4.365 ; 4.365 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 5.010 ; 5.010 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 4.556 ; 4.556 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 4.924 ; 4.924 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 5.361 ; 5.361 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.901 ; 4.901 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 4.908 ; 4.908 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 4.754 ; 4.754 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 5.176 ; 5.176 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 5.182 ; 5.182 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 4.772 ; 4.772 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 5.182 ; 5.182 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 4.680 ; 4.680 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 4.111 ; 4.111 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 4.668 ; 4.668 ;       ;
+------------+-------------+-------+-------+-------+-------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 51040884 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 51040884 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6516     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6516     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 71    ; 71   ;
; Unconstrained Input Port Paths  ; 2419  ; 2419 ;
; Unconstrained Output Ports      ; 152   ; 152  ;
; Unconstrained Output Port Paths ; 729   ; 729  ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Sat Apr  4 17:15:16 2015
Info: Command: quartus_sta atari800core -c atari800core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari800core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Info (332146): Worst-case setup slack is 0.010
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.010         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):     2.899         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 9.498
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     9.498         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 5.574
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     5.574         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info (332146): Worst-case setup slack is 6.428
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     6.428         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.758         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 13.610
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    13.610         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 2.812
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     2.812         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 2 warnings
    Info: Peak virtual memory: 449 megabytes
    Info: Processing ended: Sat Apr  4 17:15:23 2015
    Info: Elapsed time: 00:00:07
    Info: Total CPU time (on all processors): 00:00:07


