TimeQuest Timing Analyzer report for atari5200core
Mon Nov  3 22:02:54 2014
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


---------------------
; Table of Contents ;
---------------------
  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Output Enable Times
 26. Minimum Output Enable Times
 27. Output Disable Times
 28. Minimum Output Disable Times
 29. Fast Model Setup Summary
 30. Fast Model Hold Summary
 31. Fast Model Recovery Summary
 32. Fast Model Removal Summary
 33. Fast Model Minimum Pulse Width Summary
 34. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 35. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 36. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 37. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 38. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 39. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 41. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'CLOCK_50'
 43. Setup Times
 44. Hold Times
 45. Clock to Output Times
 46. Minimum Clock to Output Times
 47. Output Enable Times
 48. Minimum Output Enable Times
 49. Output Disable Times
 50. Minimum Output Disable Times
 51. Multicorner Timing Analysis Summary
 52. Setup Times
 53. Hold Times
 54. Clock to Output Times
 55. Minimum Clock to Output Times
 56. Setup Transfers
 57. Hold Transfers
 58. Recovery Transfers
 59. Removal Transfers
 60. Report TCCS
 61. Report RSKM
 62. Unconstrained Paths
 63. TimeQuest Timing Analyzer Messages



----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
(including device programming or simulation files), and any 
associated documentation or information are expressly subject 
to the terms and conditions of the Altera Program License 
Subscription Agreement, Altera MegaCore Function License 
Agreement, or other applicable license agreement, including, 
without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
Altera or its authorized distributors.  Please refer to the 
applicable agreement for further details.



+----------------------------------------------------------------------------------------+
; TimeQuest Timing Analyzer Summary                                                      ;
+--------------------+-------------------------------------------------------------------+
; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari5200core                                                     ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
+--------------------+-------------------------------------------------------------------+


+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.19        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ;  18.8%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+-------------------------------------------------------+
; SDC File List                                         ;
+-------------------+--------+--------------------------+
; SDC File Path     ; Status ; Read at                  ;
+-------------------+--------+--------------------------+
; atari5200core.sdc ; OK     ; Mon Nov  3 22:02:40 2014 ;
+-------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+-----------------------------------------------------------------------+
; Slow Model Fmax Summary                                               ;
+------------+-----------------+---------------------------------+------+
; Fmax       ; Restricted Fmax ; Clock Name                      ; Note ;
+------------+-----------------+---------------------------------+------+
; 64.94 MHz  ; 64.94 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 180.08 MHz ; 180.08 MHz      ; pll|altpll_component|pll|clk[0] ;      ;
+------------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+----------------------------------------------------------+
; Slow Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -6.211 ; -610.522      ;
; pll|altpll_component|pll|clk[0] ; 3.142  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 10.814 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 4.994 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                                 ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -6.211 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.092      ; 8.706      ;
; -6.193 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.092      ; 8.688      ;
; -6.187 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.690      ;
; -6.129 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[39] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 8.643      ;
; -6.125 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.628      ;
; -6.085 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[39] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 8.599      ;
; -6.070 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.573      ;
; -6.026 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.529      ;
; -6.020 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.529      ;
; -6.002 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.511      ;
; -5.927 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.421      ;
; -5.919 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.421      ;
; -5.909 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.403      ;
; -5.903 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.397      ;
; -5.877 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.371      ;
; -5.859 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.353      ;
; -5.833 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.327      ;
; -5.828 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.330      ;
; -5.819 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.321      ;
; -5.812 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.306      ;
; -5.804 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.307      ;
; -5.801 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.303      ;
; -5.799 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.302      ;
; -5.786 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.289      ;
; -5.778 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.272      ;
; -5.764 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 8.278      ;
; -5.747 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.250      ;
; -5.746 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 8.260      ;
; -5.720 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 8.230      ;
; -5.713 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.207      ;
; -5.705 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.214      ;
; -5.687 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.196      ;
; -5.679 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.173      ;
; -5.673 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.167      ;
; -5.645 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.139      ;
; -5.636 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.130      ;
; -5.633 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.127      ;
; -5.629 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.132      ;
; -5.629 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 8.139      ;
; -5.622 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.131      ;
; -5.619 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.128      ;
; -5.583 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 8.097      ;
; -5.582 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.076      ;
; -5.569 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.078      ;
; -5.561 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.070      ;
; -5.554 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.048      ;
; -5.550 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.052      ;
; -5.543 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.045      ;
; -5.539 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.041      ;
; -5.539 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 8.053      ;
; -5.535 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.044      ;
; -5.532 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.026      ;
; -5.527 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.021      ;
; -5.520 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 8.023      ;
; -5.517 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.026      ;
; -5.514 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.008      ;
; -5.509 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.003      ;
; -5.506 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.008      ;
; -5.495 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[7]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.090      ; 7.988      ;
; -5.494 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[20] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.090      ; 7.987      ;
; -5.491 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 7.994      ;
; -5.491 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 8.000      ;
; -5.487 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 8.001      ;
; -5.484 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 7.998      ;
; -5.482 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 7.985      ;
; -5.480 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 7.974      ;
; -5.478 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 7.987      ;
; -5.470 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 7.980      ;
; -5.468 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 7.978      ;
; -5.462 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 7.956      ;
; -5.452 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 7.962      ;
; -5.451 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[7]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.090      ; 7.944      ;
; -5.450 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[20] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.090      ; 7.943      ;
; -5.446 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 7.955      ;
; -5.444 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 7.946      ;
; -5.443 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 7.952      ;
; -5.442 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 7.944      ;
; -5.432 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.092      ; 7.927      ;
; -5.430 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 7.932      ;
; -5.429 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 7.932      ;
; -5.426 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.092      ; 7.921      ;
; -5.426 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 7.929      ;
; -5.424 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[16] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 7.918      ;
; -5.424 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 7.934      ;
; -5.414 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 7.923      ;
; -5.411 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 7.920      ;
; -5.400 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 7.903      ;
; -5.398 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 7.908      ;
; -5.383 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 7.886      ;
; -5.380 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 7.882      ;
; -5.380 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[16] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 7.874      ;
; -5.365 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 7.875      ;
; -5.364 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.092      ; 7.859      ;
; -5.347 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 7.857      ;
; -5.346 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 7.856      ;
; -5.336 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.092      ; 7.831      ;
; -5.333 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.092      ; 7.828      ;
; -5.331 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 7.845      ;
; -5.328 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 7.842      ;
; -5.326 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 7.835      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 3.142 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.601      ;
; 3.150 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.584      ;
; 3.193 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 5.548      ;
; 3.373 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.363      ;
; 3.386 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.348      ;
; 3.397 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.343      ;
; 3.409 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.334      ;
; 3.460 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 5.281      ;
; 3.477 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.263      ;
; 3.487 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.247      ;
; 3.504 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.236      ;
; 3.552 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.182      ;
; 3.557 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.183      ;
; 3.557 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.178      ;
; 3.565 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 5.180      ;
; 3.565 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 5.180      ;
; 3.565 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 5.180      ;
; 3.565 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 5.180      ;
; 3.565 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 5.180      ;
; 3.565 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 5.180      ;
; 3.565 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 5.180      ;
; 3.565 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 5.180      ;
; 3.584 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.156      ;
; 3.609 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.127      ;
; 3.637 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.103      ;
; 3.639 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.101      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.076      ;
; 3.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.053      ;
; 3.701 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.033      ;
; 3.709 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.025      ;
; 3.710 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.026      ;
; 3.719 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.021      ;
; 3.741 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 5.000      ;
; 3.744 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.996      ;
; 3.775 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.961      ;
; 3.789 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.954      ;
; 3.793 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 4.942      ;
; 3.794 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.949      ;
; 3.799 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.941      ;
; 3.811 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.929      ;
; 3.833 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.901      ;
; 3.838 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.902      ;
; 3.838 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.902      ;
; 3.838 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.902      ;
; 3.838 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.902      ;
; 3.838 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.902      ;
; 3.838 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.902      ;
; 3.838 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.902      ;
; 3.840 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 4.901      ;
; 3.845 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 4.896      ;
; 3.869 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.011      ; 4.875      ;
; 3.869 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.011      ; 4.875      ;
; 3.869 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.011      ; 4.875      ;
; 3.869 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.011      ; 4.875      ;
; 3.869 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.011      ; 4.875      ;
; 3.869 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.011      ; 4.875      ;
; 3.869 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.011      ; 4.875      ;
; 3.869 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.011      ; 4.875      ;
; 3.879 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.861      ;
; 3.879 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.861      ;
; 3.888 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 4.857      ;
; 3.888 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 4.857      ;
; 3.888 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 4.857      ;
; 3.888 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 4.857      ;
; 3.888 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 4.857      ;
; 3.888 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 4.857      ;
; 3.888 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 4.857      ;
; 3.888 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 4.857      ;
; 3.894 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 4.841      ;
; 3.898 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[4]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.839      ;
; 3.899 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[0]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.838      ;
; 3.902 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[5]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.835      ;
; 3.918 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.822      ;
; 3.924 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.812      ;
; 3.932 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.804      ;
; 3.945 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.795      ;
; 3.945 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.795      ;
; 3.945 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.795      ;
; 3.945 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.795      ;
; 3.945 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.795      ;
; 3.945 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.795      ;
; 3.945 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.795      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[3]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.779      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[1]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.779      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[5]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.779      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[2]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.779      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[6]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.779      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[0]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.779      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[4]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.779      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[7]         ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.779      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.781      ;
; 3.959 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 4.776      ;
; 3.966 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 4.787      ;
; 3.966 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 4.787      ;
; 3.966 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 4.787      ;
; 3.966 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 4.787      ;
; 3.966 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 4.787      ;
; 3.966 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 4.787      ;
; 3.966 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 4.787      ;
; 3.966 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.020      ; 4.787      ;
+-------+----------------------------------------------------------+----------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.615 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[17]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.900      ;
; 0.615 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[19]          ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.900      ;
; 0.616 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[20]          ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.901      ;
; 0.625 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.911      ;
; 0.641 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.927      ;
; 0.641 ; sdram_statemachine:sdram_adaptor|request_sreg                 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.926      ;
; 0.792 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.077      ;
; 0.836 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.122      ;
; 0.837 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.123      ;
; 0.838 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.124      ;
; 0.840 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.126      ;
; 0.841 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.127      ;
; 0.842 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.128      ;
; 0.844 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.130      ;
; 0.846 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.132      ;
; 0.847 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.133      ;
; 0.957 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.242      ;
; 0.961 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.246      ;
; 0.968 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.253      ;
; 0.970 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.255      ;
; 0.970 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.255      ;
; 0.974 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.260      ;
; 0.974 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.259      ;
; 0.974 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.259      ;
; 0.974 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.259      ;
; 0.979 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.264      ;
; 0.980 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.266      ;
; 0.980 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.266      ;
; 0.980 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.266      ;
; 0.981 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.267      ;
; 1.002 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.287      ;
; 1.006 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.291      ;
; 1.007 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.292      ;
; 1.008 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.293      ;
; 1.012 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.297      ;
; 1.014 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[18]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.299      ;
; 1.014 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.299      ;
; 1.015 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.301      ;
; 1.015 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.300      ;
; 1.015 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[18]          ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.300      ;
; 1.016 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.301      ;
; 1.018 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.304      ;
; 1.018 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.303      ;
; 1.019 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.304      ;
; 1.019 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.304      ;
; 1.019 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.304      ;
; 1.020 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.305      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.024 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.310      ;
; 1.025 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.311      ;
; 1.029 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.315      ;
; 1.035 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.321      ;
; 1.037 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.323      ;
; 1.037 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.323      ;
; 1.037 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.323      ;
; 1.047 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.333      ;
; 1.127 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[12]          ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.410      ;
; 1.139 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.422      ;
; 1.148 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.434      ;
; 1.148 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.434      ;
; 1.149 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.435      ;
; 1.149 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.434      ;
; 1.150 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.436      ;
; 1.150 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.433      ;
; 1.152 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.438      ;
; 1.152 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.438      ;
; 1.153 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.439      ;
; 1.157 ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.443      ;
; 1.173 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.458      ;
; 1.190 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.476      ;
; 1.192 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.477      ;
; 1.195 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.481      ;
; 1.203 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.488      ;
; 1.234 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.520      ;
; 1.238 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.524      ;
; 1.239 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.525      ;
; 1.243 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.529      ;
; 1.245 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.530      ;
; 1.246 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.531      ;
; 1.248 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.002     ; 1.532      ;
; 1.269 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.554      ;
; 1.270 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.555      ;
; 1.290 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.576      ;
; 1.359 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.002     ; 1.643      ;
; 1.362 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.002     ; 1.646      ;
; 1.378 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.008      ; 1.672      ;
; 1.384 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.008      ; 1.678      ;
; 1.392 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.677      ;
; 1.406 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.692      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.413 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.699      ;
; 1.417 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.705      ;
; 1.418 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.706      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                                                                           ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                                                  ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                                                         ; i2sslave:audio_codec_data|CLK_FAKE                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                                                       ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[12]                                                                         ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[12]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[0]                                                          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[1]                                                          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[2]                                                          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[3]                                                          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[0]                                                      ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[0]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[1]                                                      ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[1]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[3]                                                      ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[3]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[2]                                                      ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[2]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|pending_extended_reg                                                 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|pending_extended_reg                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|pending_keyup_reg                                                    ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|pending_keyup_reg                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[7]                                                                             ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[7]                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_add_sp2                                                     ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_add_sp2                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[5]                                                                             ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[5]                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[15]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[15]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[5]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[5]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[12]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[12]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[14]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[14]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[25]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[25]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[26]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[26]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[24]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[24]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[24]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[24]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[8]                                                             ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[8]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|shared_enable:enables|oldcpu_pending_reg                                                           ; atari5200core:atari5200|shared_enable:enables|oldcpu_pending_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage                                    ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead                                       ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                                                      ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                                                      ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|dma_cache_ready_reg                                                                   ; atari5200core:atari5200|antic:antic1|dma_cache_ready_reg                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[2]                                                                   ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[2]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                                                     ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[4]                                                                     ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[4]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[3]                                                                   ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[3]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[0]                                                                     ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[0]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|vblank_reg                                                                            ; atari5200core:atari5200|antic:antic1|vblank_reg                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[11]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[11]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                                                          ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|pot_reset_reg                                                                         ; atari5200core:atari5200|pokey:pokey1|pot_reset_reg                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[4]                                                                   ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[4]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]                          ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]                           ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[1]                           ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[1]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]                                   ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[7]                                                             ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[7]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[0]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[7]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0] ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[1]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[0]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[3]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                     ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 10.814 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|result_reg[0]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.626      ;
; 10.814 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|result_reg[1]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.626      ;
; 10.814 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|result_reg[3]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.626      ;
; 10.814 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|result_reg[2]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.626      ;
; 10.814 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[16]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.626      ;
; 10.814 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[17]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.626      ;
; 10.816 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[0]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.617      ;
; 10.816 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[1]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.617      ;
; 10.816 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.617      ;
; 10.816 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.617      ;
; 10.827 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[23]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.601      ;
; 10.827 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.601      ;
; 10.827 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.601      ;
; 10.827 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.601      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.245      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[12]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.245      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[3]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[2]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[0]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.245      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.245      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.245      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.250      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[7]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.243      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_READ_reg                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[15]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 6.248      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.012      ; 6.258      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.257      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_8BIT_WRITE_ENABLE_reg                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.257      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.250      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 6.257      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.245      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[2]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.012      ; 6.258      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.012      ; 6.258      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[24]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.012      ; 6.258      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[24]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.023      ; 6.269      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.250      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 6.255      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 6.255      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.250      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.250      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[3]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.243      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[2]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.243      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[11]                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.234      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.250      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[10]                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.234      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[9]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.234      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[8]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 6.234      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[7]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[6]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[5]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[4]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[3]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.012      ; 6.258      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[3]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[2]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[1]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 6.243      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[0]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[1]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 6.244      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[7]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 6.250      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.236      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.245      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 6.245      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[4]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 6.256      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 6.256      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[2]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[3]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|enabled_out_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[0]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 6.251      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 6.255      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 6.256      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 6.255      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 6.255      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 6.256      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 6.256      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[6]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 6.256      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|enabled_out_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 6.255      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[1]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[2]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[3]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 6.254      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[4]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
; 11.183 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 6.253      ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                  ;
+-------+-----------------------------------------------------+---------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                     ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+---------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[0]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.288      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[2]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.288      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_fetch_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 5.285      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[3]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.288      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[4]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.288      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.025      ; 5.305      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[5]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.025      ; 5.305      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.024      ; 5.304      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.025      ; 5.305      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.025      ; 5.305      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.025      ; 5.305      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.025      ; 5.305      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.025      ; 5.305      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.280      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.280      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.280      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.280      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|width_8bit_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.295      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 5.284      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[25]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 5.284      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.292      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[26]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 5.284      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[24]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 5.284      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[8]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 5.292      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 5.284      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[0]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.278      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|oldcpu_pending_reg                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.276      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_ready_reg                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 5.284      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_fetch_destination_reg[2]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 5.291      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[2]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 5.285      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[0]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[1]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[2]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[3]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.282      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[3]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[5]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[4]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[3]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 5.289      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.286      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[4]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.288      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_enabled_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.297      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|character_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[0]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[2]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[4]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[5]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[7]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[8]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|display_list_address_low_temp_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|display_list_address_low_temp_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.297      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|display_list_address_low_temp_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.297      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|display_list_address_low_temp_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.297      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 5.297      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_address_reg[3]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[3]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 5.285      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 5.289      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 5.289      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_reg[2]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 5.289      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 5.289      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_speed_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.286      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[2]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[1]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[0]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_speed_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 5.286      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vblank_reg                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.022      ; 5.302      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[7]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 5.287      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[6]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[4]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[5]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.282      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[5]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.295      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 5.299      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[6]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[7]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 5.299      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[7]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.295      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[8]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.295      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[9]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 5.295      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[10]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[11]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.016      ; 5.296      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[11] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|chbase_raw_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.294      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[63][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.294      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[62][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 5.294      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[61][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[60][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
; 4.994 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[59][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 5.293      ;
+-------+-----------------------------------------------------+---------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                           ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                            ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg2   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg3   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a6~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a7~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg2   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg3   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a6~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a7~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7 ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.601 ; 7.601 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.601 ; 7.601 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.163 ; 7.163 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.141 ; 7.141 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 6.987 ; 6.987 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.458 ; 7.458 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.395 ; 7.395 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.527 ; 7.527 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.465 ; 7.465 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.463 ; 7.463 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.854 ; 6.854 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.927 ; 6.927 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.285 ; 7.285 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 7.073 ; 7.073 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.135 ; 7.135 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.252 ; 7.252 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.232 ; 7.232 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 8.036 ; 8.036 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 8.036 ; 8.036 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.913 ; 7.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 7.190 ; 7.190 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 7.351 ; 7.351 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 7.248 ; 7.248 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 7.563 ; 7.563 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 7.913 ; 7.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 7.747 ; 7.747 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 7.731 ; 7.731 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 7.841 ; 7.841 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 7.675 ; 7.675 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.538 ; 6.538 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 7.488 ; 7.488 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 9.220 ; 9.220 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 7.248 ; 7.248 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.229 ; 7.229 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.829 ; 7.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.576 ; 8.576 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.001 ; 8.001 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 7.994 ; 7.994 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.112 ; 8.112 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.078 ; 8.078 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 8.558 ; 8.558 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 8.193 ; 8.193 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 8.490 ; 8.490 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 8.450 ; 8.450 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.998 ; 7.998 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 7.885 ; 7.885 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.164 ; 8.164 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.177 ; 8.177 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.576 ; 8.576 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.284 ; 8.284 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.552 ; 8.552 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.494 ; 8.494 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.099 ; 7.099 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -5.941 ; -5.941 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -6.846 ; -6.846 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -6.241 ; -6.241 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -6.276 ; -6.276 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -6.707 ; -6.707 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -6.282 ; -6.282 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -6.409 ; -6.409 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -6.801 ; -6.801 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -6.637 ; -6.637 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.133 ; -6.133 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.341 ; -6.341 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -6.492 ; -6.492 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.278 ; -6.278 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.265 ; -6.265 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -6.261 ; -6.261 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -6.280 ; -6.280 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -5.941 ; -5.941 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -7.788 ; -7.788 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -7.788 ; -7.788 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -6.290 ; -6.290 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -6.942 ; -6.942 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -7.103 ; -7.103 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -7.000 ; -7.000 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -7.315 ; -7.315 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -7.665 ; -7.665 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -7.499 ; -7.499 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -7.483 ; -7.483 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -7.593 ; -7.593 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -7.427 ; -7.427 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -6.290 ; -6.290 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -7.240 ; -7.240 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -7.273 ; -7.273 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -7.000 ; -7.000 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -6.981 ; -6.981 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -7.581 ; -7.581 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -3.436 ; -3.436 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -4.683 ; -4.683 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.224 ; -5.224 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -3.760 ; -3.760 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.380 ; -5.380 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -4.084 ; -4.084 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -3.761 ; -3.761 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -3.436 ; -3.436 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -3.613 ; -3.613 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -4.680 ; -4.680 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -5.115 ; -5.115 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -3.812 ; -3.812 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -5.479 ; -5.479 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.102 ; -4.102 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -3.852 ; -3.852 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -3.498 ; -3.498 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -3.657 ; -3.657 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -6.851 ; -6.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 5.011  ; 5.011  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 5.011  ; 5.011  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.433  ; 4.433  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.302  ; 4.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.702  ; 4.702  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.483  ; 4.483  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.404  ; 4.404  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.417  ; 4.417  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.414  ; 4.414  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.529  ; 4.529  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.756  ; 4.756  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.289  ; 4.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.597  ; 4.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.037  ; 4.037  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.120  ; 4.120  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.841  ; 5.841  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.346  ; 5.346  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.361  ; 5.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.724  ; 5.724  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.374  ; 5.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.712  ; 5.712  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.523  ; 5.523  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.841  ; 5.841  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.735  ; 5.735  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.960  ; 4.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.966  ; 4.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.977  ; 4.977  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.873  ; 4.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.345  ; 5.345  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.360  ; 5.360  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.370  ; 5.370  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.375  ; 5.375  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.413  ; 4.413  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.034  ; 4.034  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.384  ; 4.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.751  ; 6.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.751  ; 6.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.254  ; 8.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.094  ; 7.094  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.254  ; 8.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.923  ; 7.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 8.222  ; 8.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.257  ; 7.257  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.350  ; 7.350  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.373  ; 7.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.373  ; 7.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.488  ; 4.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.630  ; 5.630  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 7.869  ; 7.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.491  ; 6.491  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 12.233 ; 12.233 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.652  ; 8.652  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 9.316  ; 9.316  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 9.138  ; 9.138  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.405  ; 9.405  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 11.027 ; 11.027 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 8.190  ; 8.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 8.771  ; 8.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 7.937  ; 7.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.058  ; 8.058  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 7.241  ; 7.241  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 7.835  ; 7.835  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 7.976  ; 7.976  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 7.860  ; 7.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 8.701  ; 8.701  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 8.659  ; 8.659  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 12.001 ; 12.001 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 12.233 ; 12.233 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 8.863  ; 8.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.446  ; 4.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.443  ; 4.443  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.162  ; 4.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.174  ; 4.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.148  ; 4.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.199  ; 4.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.446  ; 4.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.146  ; 4.146  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.419  ; 4.419  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.409  ; 4.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.401  ; 4.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.196  ; 8.196  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.678  ; 4.678  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 8.178  ; 8.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.715  ; 6.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 5.907  ; 5.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 5.907  ; 5.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 5.549  ; 5.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 5.213  ; 5.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.708  ; 6.708  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.870  ; 5.870  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.302  ; 4.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 5.011  ; 5.011  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.433  ; 4.433  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.302  ; 4.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.702  ; 4.702  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.483  ; 4.483  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.404  ; 4.404  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.417  ; 4.417  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.414  ; 4.414  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.529  ; 4.529  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.756  ; 4.756  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.289  ; 4.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.597  ; 4.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.037  ; 4.037  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.120  ; 4.120  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.873  ; 4.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.346  ; 5.346  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.361  ; 5.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.724  ; 5.724  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.374  ; 5.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.712  ; 5.712  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.523  ; 5.523  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.841  ; 5.841  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.735  ; 5.735  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.960  ; 4.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.966  ; 4.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.977  ; 4.977  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.873  ; 4.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.345  ; 5.345  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.360  ; 5.360  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.370  ; 5.370  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.375  ; 5.375  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.413  ; 4.413  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.034  ; 4.034  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.384  ; 4.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.751  ; 6.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.751  ; 6.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 6.970  ; 6.970  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 6.970  ; 6.970  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 7.942  ; 7.942  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.879  ; 7.879  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.946  ; 7.946  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.257  ; 7.257  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.350  ; 7.350  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.373  ; 7.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.373  ; 7.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.488  ; 4.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.630  ; 5.630  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 7.869  ; 7.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.491  ; 6.491  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 5.140  ; 5.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 7.264  ; 7.264  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 6.724  ; 6.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 6.706  ; 6.706  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 6.860  ; 6.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 6.724  ; 6.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 5.205  ; 5.205  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 5.827  ; 5.827  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 5.453  ; 5.453  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 5.140  ; 5.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 5.252  ; 5.252  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 5.423  ; 5.423  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 5.227  ; 5.227  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 5.243  ; 5.243  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 5.542  ; 5.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 5.815  ; 5.815  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 7.798  ; 7.798  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 7.871  ; 7.871  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 6.326  ; 6.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.443  ; 4.443  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.162  ; 4.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.174  ; 4.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.148  ; 4.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.199  ; 4.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.446  ; 4.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.146  ; 4.146  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.419  ; 4.419  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.409  ; 4.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.401  ; 4.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 6.468  ; 6.468  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.678  ; 4.678  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 6.450  ; 6.450  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.715  ; 6.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 5.213  ; 5.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 5.907  ; 5.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 5.549  ; 5.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 5.213  ; 5.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.377  ; 6.377  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.870  ; 5.870  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.357 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.357 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.351 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.321 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.361 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.361 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.737 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.737 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.727 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.727 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.364 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.364 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.364 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.364 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 6.713 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.094 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.688 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.698 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.416 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.426 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.433 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.431 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.720 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.726 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.381 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.381 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.386 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.094 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.114 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.396 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.668 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.653 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.357 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.357 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.351 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.321 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.361 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.361 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.737 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.737 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.727 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.727 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.364 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.364 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.364 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.364 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 6.713 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.094 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.688 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.698 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.416 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.426 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.433 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.431 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.720 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.726 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.381 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.381 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.386 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.094 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.114 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.396 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.668 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.653 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.357     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.357     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.351     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.321     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.361     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.361     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.737     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.737     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.727     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.727     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.364     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.364     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.364     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.364     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 6.713     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.094     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.698     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.416     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.426     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.433     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.431     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.720     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.726     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.381     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.381     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.386     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.094     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.114     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.396     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.668     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.653     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.357     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.357     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.351     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.321     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.361     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.361     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.737     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.737     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.727     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.727     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.364     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.364     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.364     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.364     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 6.713     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.094     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.698     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.416     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.426     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.433     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.431     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.720     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.726     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.381     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.381     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.386     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.094     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.114     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.396     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.668     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.653     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+----------------------------------------------------------+
; Fast Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -1.360 ; -90.027       ;
; pll|altpll_component|pll|clk[0] ; 6.600  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 14.069 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 2.582 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                                 ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -1.360 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.480      ;
; -1.322 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.442      ;
; -1.269 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.395      ;
; -1.264 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.390      ;
; -1.263 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[39] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.399      ;
; -1.254 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[39] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.390      ;
; -1.231 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.351      ;
; -1.203 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.335      ;
; -1.195 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.321      ;
; -1.193 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.313      ;
; -1.186 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.312      ;
; -1.183 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.303      ;
; -1.183 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.303      ;
; -1.174 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.294      ;
; -1.174 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.294      ;
; -1.165 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.297      ;
; -1.152 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.278      ;
; -1.150 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.270      ;
; -1.146 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.271      ;
; -1.146 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.266      ;
; -1.136 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.261      ;
; -1.132 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.268      ;
; -1.128 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.253      ;
; -1.118 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.249      ;
; -1.118 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.238      ;
; -1.114 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.240      ;
; -1.111 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.231      ;
; -1.109 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.229      ;
; -1.108 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.233      ;
; -1.107 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.227      ;
; -1.094 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.230      ;
; -1.085 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.211      ;
; -1.080 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.211      ;
; -1.077 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.197      ;
; -1.077 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.203      ;
; -1.073 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.199      ;
; -1.069 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.189      ;
; -1.068 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.199      ;
; -1.062 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[7]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.181      ;
; -1.062 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.182      ;
; -1.061 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.193      ;
; -1.061 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.181      ;
; -1.060 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.191      ;
; -1.059 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.179      ;
; -1.058 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[20] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.177      ;
; -1.057 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.189      ;
; -1.056 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.188      ;
; -1.055 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.181      ;
; -1.053 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[7]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.172      ;
; -1.051 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.171      ;
; -1.050 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.170      ;
; -1.049 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.181      ;
; -1.049 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[20] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.168      ;
; -1.049 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.175      ;
; -1.048 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.180      ;
; -1.048 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.180      ;
; -1.047 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.173      ;
; -1.046 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.178      ;
; -1.045 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.165      ;
; -1.041 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.161      ;
; -1.040 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.171      ;
; -1.040 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.172      ;
; -1.040 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.166      ;
; -1.037 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.169      ;
; -1.033 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.158      ;
; -1.031 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.162      ;
; -1.030 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.166      ;
; -1.030 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.156      ;
; -1.026 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.162      ;
; -1.023 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.155      ;
; -1.023 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.143      ;
; -1.022 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.147      ;
; -1.018 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.143      ;
; -1.016 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.141      ;
; -1.011 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.131      ;
; -1.008 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.139      ;
; -1.007 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.132      ;
; -1.006 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[16] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.126      ;
; -1.005 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.136      ;
; -1.004 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.130      ;
; -1.002 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.122      ;
; -1.000 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.126      ;
; -0.999 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.130      ;
; -0.997 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.133      ;
; -0.997 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[16] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.117      ;
; -0.996 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.127      ;
; -0.995 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.126      ;
; -0.990 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.110      ;
; -0.986 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.111      ;
; -0.985 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.121      ;
; -0.985 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.105      ;
; -0.977 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.097      ;
; -0.977 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.109      ;
; -0.969 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[11] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.088      ;
; -0.965 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.277     ; 3.085      ;
; -0.964 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[40] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.096      ;
; -0.962 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[39] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.098      ;
; -0.960 ; SRAM_DQ[15] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[11] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.079      ;
; -0.957 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.088      ;
; -0.956 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[19] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.262     ; 3.091      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                          ;
+-------+---------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                               ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.600 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.132      ;
; 6.635 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.097      ;
; 6.652 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.080      ;
; 6.654 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.075      ;
; 6.670 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.062      ;
; 6.680 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.052      ;
; 6.682 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.009      ; 2.054      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.045      ;
; 6.691 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.013      ; 2.049      ;
; 6.691 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.013      ; 2.049      ;
; 6.691 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.013      ; 2.049      ;
; 6.691 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.013      ; 2.049      ;
; 6.691 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.013      ; 2.049      ;
; 6.691 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.013      ; 2.049      ;
; 6.691 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.013      ; 2.049      ;
; 6.691 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.013      ; 2.049      ;
; 6.698 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 2.036      ;
; 6.705 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.027      ;
; 6.715 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.017      ;
; 6.718 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 2.013      ;
; 6.722 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.010      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.003      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.003      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.003      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.003      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.003      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.003      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.003      ;
; 6.729 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.003      ;
; 6.746 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.983      ;
; 6.750 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.982      ;
; 6.757 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.975      ;
; 6.761 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.978      ;
; 6.761 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.978      ;
; 6.761 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.978      ;
; 6.761 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.978      ;
; 6.761 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.978      ;
; 6.761 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.978      ;
; 6.761 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.978      ;
; 6.761 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.978      ;
; 6.762 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.009      ; 1.974      ;
; 6.778 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.956      ;
; 6.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.951      ;
; 6.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.951      ;
; 6.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.951      ;
; 6.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.951      ;
; 6.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.951      ;
; 6.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.951      ;
; 6.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.951      ;
; 6.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.951      ;
; 6.782 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.947      ;
; 6.785 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.947      ;
; 6.792 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 1.938      ;
; 6.792 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.937      ;
; 6.804 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.928      ;
; 6.807 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.924      ;
; 6.807 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.924      ;
; 6.807 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.924      ;
; 6.807 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.924      ;
; 6.807 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.924      ;
; 6.807 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.924      ;
; 6.807 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.924      ;
; 6.807 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.924      ;
; 6.808 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.931      ;
; 6.808 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.931      ;
; 6.808 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.931      ;
; 6.808 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.931      ;
; 6.808 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.931      ;
; 6.808 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.931      ;
; 6.808 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.931      ;
; 6.808 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.012      ; 1.931      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 1.920      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.923      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.923      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.923      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.923      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.923      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.923      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.923      ;
; 6.809 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.923      ;
; 6.810 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 1.921      ;
; 6.839 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.893      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 1.912      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 1.912      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 1.912      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 1.912      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 1.912      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 1.912      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 1.912      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 1.912      ;
+-------+---------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.237 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[19]          ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.389      ;
; 0.238 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[17]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.390      ;
; 0.239 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[20]          ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.391      ;
; 0.243 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.395      ;
; 0.249 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.401      ;
; 0.250 ; sdram_statemachine:sdram_adaptor|request_sreg                 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.402      ;
; 0.308 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 0.461      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.480      ;
; 0.329 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.481      ;
; 0.331 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.483      ;
; 0.331 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.483      ;
; 0.333 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.485      ;
; 0.334 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.486      ;
; 0.336 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.488      ;
; 0.358 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.510      ;
; 0.360 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.512      ;
; 0.360 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.512      ;
; 0.362 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.514      ;
; 0.362 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.514      ;
; 0.362 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.514      ;
; 0.362 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.514      ;
; 0.363 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.515      ;
; 0.363 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.515      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.516      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.516      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.516      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.517      ;
; 0.365 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.517      ;
; 0.366 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.518      ;
; 0.369 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.521      ;
; 0.371 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.523      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[18]          ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.524      ;
; 0.372 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.524      ;
; 0.374 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.526      ;
; 0.374 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.526      ;
; 0.374 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.526      ;
; 0.375 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.527      ;
; 0.375 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.527      ;
; 0.375 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.527      ;
; 0.375 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.527      ;
; 0.377 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.529      ;
; 0.377 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.529      ;
; 0.377 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.529      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.379 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[18]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.531      ;
; 0.379 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.531      ;
; 0.381 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.533      ;
; 0.382 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.534      ;
; 0.383 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.535      ;
; 0.395 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.547      ;
; 0.398 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.550      ;
; 0.398 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.550      ;
; 0.406 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.557      ;
; 0.410 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.561      ;
; 0.413 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.564      ;
; 0.414 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.565      ;
; 0.415 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.566      ;
; 0.419 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.570      ;
; 0.425 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[12]          ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.575      ;
; 0.431 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.583      ;
; 0.431 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.583      ;
; 0.431 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.581      ;
; 0.432 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.584      ;
; 0.433 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.585      ;
; 0.435 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.587      ;
; 0.435 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.587      ;
; 0.436 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.588      ;
; 0.436 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.587      ;
; 0.438 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.588      ;
; 0.440 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.592      ;
; 0.442 ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.594      ;
; 0.443 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.595      ;
; 0.444 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[13]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 0.597      ;
; 0.447 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.599      ;
; 0.449 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.601      ;
; 0.450 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.002      ; 0.603      ;
; 0.451 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.603      ;
; 0.451 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.603      ;
; 0.455 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.607      ;
; 0.479 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.630      ;
; 0.481 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.632      ;
; 0.484 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.636      ;
; 0.490 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.641      ;
; 0.493 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.002     ; 0.643      ;
; 0.498 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.650      ;
; 0.502 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.653      ;
; 0.502 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.654      ;
; 0.503 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.655      ;
; 0.504 ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.655      ;
; 0.504 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.656      ;
; 0.507 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.658      ;
; 0.514 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.666      ;
; 0.514 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.666      ;
; 0.515 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.667      ;
; 0.515 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.667      ;
; 0.517 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.669      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                                                                           ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                                                  ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                                                         ; i2sslave:audio_codec_data|CLK_FAKE                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                                                       ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[12]                                                                         ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[12]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[0]                                                          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[1]                                                          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[2]                                                          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[3]                                                          ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|idle_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[0]                                                      ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[0]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[1]                                                      ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[1]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[3]                                                      ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[3]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[2]                                                      ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|bitcount_reg[2]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|pending_extended_reg                                                 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|pending_extended_reg                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|pending_keyup_reg                                                    ; ps2_to_atari5200:keyboard_map1|ps2_keyboard:keyboard1|pending_keyup_reg                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[7]                                                                             ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[7]                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_add_sp2                                                     ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_add_sp2                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_load2                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[5]                                                                             ; ps2_to_atari5200:keyboard_map1|ps2_keys_reg[5]                                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[15]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[15]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[5]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[5]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[12]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[12]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[14]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[14]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[25]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[25]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[26]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[26]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[24]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[24]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[24]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[24]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                                                            ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[8]                                                             ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[8]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                                                            ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[2]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|shared_enable:enables|oldcpu_pending_reg                                                           ; atari5200core:atari5200|shared_enable:enables|oldcpu_pending_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Dreg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[5]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[6]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Vreg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[3]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Ireg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|Creg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|T[4]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage                                    ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleBranchPage                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead                                       ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cyclePreRead                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd                                           ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|theCpuCycle.cycleEnd                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                                                      ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                                                      ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|dma_cache_ready_reg                                                                   ; atari5200core:atari5200|antic:antic1|dma_cache_ready_reg                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[2]                                                                   ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[2]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                                                     ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[4]                                                                     ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[4]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[3]                                                                   ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[3]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[0]                                                                     ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[0]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|vblank_reg                                                                            ; atari5200core:atari5200|antic:antic1|vblank_reg                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[11]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[11]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                                                          ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|pot_reset_reg                                                                         ; atari5200core:atari5200|pokey:pokey1|pot_reset_reg                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[4]                                                                   ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[4]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]                          ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]                           ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[1]                           ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[1]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]                                   ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_row_count|value_reg[0]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[7]                                                             ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[7]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[0]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[7]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0] ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[1]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[0]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[3]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                  ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                     ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[0]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.358      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[1]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.358      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.358      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|result_reg[0]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.365      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|result_reg[1]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.365      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|result_reg[3]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.365      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|result_reg[2]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.365      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_memory_fetch_pending_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.358      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[16]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.365      ;
; 14.069 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[17]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.365      ;
; 14.076 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[23]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.346      ;
; 14.076 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.346      ;
; 14.076 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.346      ;
; 14.076 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.346      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[13]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.188      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[12]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.188      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[3]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.193      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[2]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[0]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.194      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.188      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.188      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.188      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.193      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[7]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.186      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_READ_reg                                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[15]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.191      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[30]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.193      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.199      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[6]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.199      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_8BIT_WRITE_ENABLE_reg                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[14]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.192      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.199      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.188      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[2]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.199      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.199      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[24]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.194      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[8]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.012      ; 3.200      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[24]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.019      ; 3.207      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.192      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.197      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.197      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[24]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.192      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[28]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.193      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.192      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[3]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.186      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[2]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.186      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[11]                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.179      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.192      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[10]                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.179      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[9]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.179      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[8]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 3.179      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[7]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[6]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[5]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[4]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[3]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.011      ; 3.199      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[3]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[2]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|rx_data[1]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.185      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[0]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[1]                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.186      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[7]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.192      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.181      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.187      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.187      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[4]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.193      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.193      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.194      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.194      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[2]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.194      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[3]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.194      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.194      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|enabled_out_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.194      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[0]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.193      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[5]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[6]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|enabled_out_reg ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.010      ; 3.198      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[1]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[2]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[3]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.008      ; 3.196      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[4]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
; 14.235 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.195      ;
+--------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                  ;
+-------+-----------------------------------------------------+---------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                     ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+---------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[0]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.741      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[2]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.741      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_fetch_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 2.738      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[3]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.741      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[4]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.741      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 2.753      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[5]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 2.753      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 2.753      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 2.753      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 2.753      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 2.753      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 2.753      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.019      ; 2.753      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[20]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.733      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.733      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[22]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.733      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[21]                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.733      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|width_8bit_reg                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.747      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[30]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.737      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[25]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.737      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[26]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.737      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[24]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.737      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[8]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[27]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.737      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[0]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.732      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|oldcpu_pending_reg                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.729      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_ready_reg                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.737      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_fetch_destination_reg[2]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 2.744      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[2]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 2.738      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[0]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[1]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[2]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[3]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.735      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[3]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[5]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[4]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[3]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 2.742      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[4]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.739      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[4]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.741      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_enabled_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.749      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[4]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_line_buffer|value_reg[5]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|character_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[0]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[2]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[4]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[5]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[6]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[7]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[8]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|display_list_address_low_temp_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|display_list_address_low_temp_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.749      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|display_list_address_low_temp_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[1]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.749      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|display_list_address_low_temp_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[2]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.749      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[3]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.749      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_address_reg[3]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[3]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 2.738      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 2.742      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_reg[1]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 2.742      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_reg[2]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 2.742      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_reg[3]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 2.742      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_speed_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.739      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[2]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[1]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[0]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_speed_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 2.739      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vblank_reg                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.017      ; 2.751      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[7]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 2.740      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_dma_clock:antic_dma_clock1|dma_shiftreg_reg[6]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[4]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[5]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.735      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[5]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.747      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[6]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.749      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[6]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[7]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.015      ; 2.749      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[7]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.747      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[8]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.747      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[9]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.013      ; 2.747      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[10]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[11]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.014      ; 2.748      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_display_list|value_reg[11] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.012      ; 2.746      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|chbase_raw_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[63][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[62][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.011      ; 2.745      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[61][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 2.744      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[60][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 2.744      ;
; 2.582 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:chbase_delay|shift_reg[59][2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 2.744      ;
+-------+-----------------------------------------------------+---------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                           ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                            ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg2   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg3   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a6~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a7~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg2   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg3   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a6~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a7~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7 ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.263 ; 4.263 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.183 ; 4.183 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.115 ; 4.115 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.079 ; 4.079 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 3.987 ; 3.987 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.147 ; 4.147 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.099 ; 4.099 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.263 ; 4.263 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.214 ; 4.214 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.135 ; 4.135 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 3.901 ; 3.901 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 3.953 ; 3.953 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.078 ; 4.078 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.028 ; 4.028 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.068 ; 4.068 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.071 ; 4.071 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.119 ; 4.119 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.502 ; 4.502 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 4.502 ; 4.502 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.470 ; 4.470 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 4.086 ; 4.086 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 4.196 ; 4.196 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 4.134 ; 4.134 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 4.252 ; 4.252 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 4.470 ; 4.470 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 4.367 ; 4.367 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 4.360 ; 4.360 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 4.425 ; 4.425 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 4.331 ; 4.331 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 3.785 ; 3.785 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 4.200 ; 4.200 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 4.857 ; 4.857 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 4.113 ; 4.113 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 4.110 ; 4.110 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.442 ; 4.442 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 3.725 ; 3.725 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 3.483 ; 3.483 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 3.442 ; 3.442 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 3.450 ; 3.450 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 3.511 ; 3.511 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.725 ; 3.725 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.493 ; 3.493 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.634 ; 3.634 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.628 ; 3.628 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 3.474 ; 3.474 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 3.395 ; 3.395 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.438 ; 3.438 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 3.515 ; 3.515 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.687 ; 3.687 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.501 ; 3.501 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.629 ; 3.629 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 3.619 ; 3.619 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 4.013 ; 4.013 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.536 ; -3.536 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.894 ; -3.894 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.647 ; -3.647 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.673 ; -3.673 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.827 ; -3.827 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.678 ; -3.678 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.706 ; -3.706 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.902 ; -3.902 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.805 ; -3.805 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.584 ; -3.584 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.680 ; -3.680 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.779 ; -3.779 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.672 ; -3.672 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.644 ; -3.644 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.650 ; -3.650 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.640 ; -3.640 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.536 ; -3.536 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -4.382 ; -4.382 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -4.382 ; -4.382 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.665 ; -3.665 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -3.966 ; -3.966 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -4.076 ; -4.076 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -4.014 ; -4.014 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -4.132 ; -4.132 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -4.350 ; -4.350 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -4.247 ; -4.247 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -4.240 ; -4.240 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -4.305 ; -4.305 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -4.211 ; -4.211 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.665 ; -3.665 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -4.080 ; -4.080 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -3.999 ; -3.999 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.993 ; -3.993 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.990 ; -3.990 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.322 ; -4.322 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -1.731 ; -1.731 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.214 ; -2.214 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.449 ; -2.449 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -1.875 ; -1.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.538 ; -2.538 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.024 ; -2.024 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -1.874 ; -1.874 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -1.736 ; -1.736 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -1.811 ; -1.811 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.205 ; -2.205 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.402 ; -2.402 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -1.863 ; -1.863 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.542 ; -2.542 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -1.986 ; -1.986 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -1.882 ; -1.882 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -1.731 ; -1.731 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -1.802 ; -1.802 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.893 ; -3.893 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.996  ; 1.996  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.996  ; 1.996  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.759  ; 1.759  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.772  ; 1.772  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.766  ; 1.766  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.845  ; 1.845  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.709  ; 1.709  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.614  ; 1.614  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.650  ; 1.650  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 2.370  ; 2.370  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.150  ; 2.150  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.162  ; 2.162  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.165  ; 2.165  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.302  ; 2.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.247  ; 2.247  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.370  ; 2.370  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.316  ; 2.316  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.987  ; 1.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.994  ; 1.994  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.144  ; 2.144  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.155  ; 2.155  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.164  ; 2.164  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.612  ; 1.612  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 3.413  ; 3.413  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.911  ; 2.911  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.413  ; 3.413  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.272  ; 3.272  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.344  ; 3.344  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.969  ; 2.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.003  ; 3.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 3.025  ; 3.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 3.025  ; 3.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.868  ; 1.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.885  ; 1.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.380  ; 2.380  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 3.369  ; 3.369  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.620  ; 2.620  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 4.846  ; 4.846  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.447  ; 3.447  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.727  ; 3.727  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.657  ; 3.657  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.783  ; 3.783  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 4.301  ; 4.301  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 3.282  ; 3.282  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.495  ; 3.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.153  ; 3.153  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.162  ; 3.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.908  ; 2.908  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.110  ; 3.110  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.153  ; 3.153  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.140  ; 3.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.399  ; 3.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.411  ; 3.411  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 4.822  ; 4.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 4.846  ; 4.846  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.534  ; 3.534  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.839  ; 1.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.740  ; 1.740  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.751  ; 1.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.728  ; 1.728  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.729  ; 1.729  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.756  ; 1.756  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.846  ; 1.846  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.712  ; 1.712  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.824  ; 1.824  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.722  ; 1.722  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.817  ; 1.817  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.809  ; 1.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.280  ; 3.280  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.916  ; 1.916  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.264  ; 3.264  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.849  ; 2.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.458  ; 2.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.458  ; 2.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.321  ; 2.321  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.302  ; 2.302  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.156  ; 2.156  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.724  ; 2.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.418  ; 2.418  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.996  ; 1.996  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.759  ; 1.759  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.772  ; 1.772  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.766  ; 1.766  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.845  ; 1.845  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.709  ; 1.709  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.614  ; 1.614  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.650  ; 1.650  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.150  ; 2.150  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.162  ; 2.162  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.165  ; 2.165  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.302  ; 2.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.247  ; 2.247  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.370  ; 2.370  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.316  ; 2.316  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.987  ; 1.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.994  ; 1.994  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.144  ; 2.144  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.155  ; 2.155  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.164  ; 2.164  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.612  ; 1.612  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.311  ; 3.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.249  ; 3.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.249  ; 3.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.969  ; 2.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.003  ; 3.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 3.025  ; 3.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 3.025  ; 3.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.868  ; 1.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.885  ; 1.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.380  ; 2.380  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 3.369  ; 3.369  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.620  ; 2.620  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.139  ; 2.139  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 2.925  ; 2.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 2.782  ; 2.782  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.773  ; 2.773  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.868  ; 2.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 2.760  ; 2.760  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.436  ; 2.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.276  ; 2.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.139  ; 2.139  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.213  ; 2.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.235  ; 2.235  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.190  ; 2.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.215  ; 2.215  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 2.318  ; 2.318  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 2.422  ; 2.422  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 3.210  ; 3.210  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.229  ; 3.229  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 2.603  ; 2.603  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.839  ; 1.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.740  ; 1.740  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.751  ; 1.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.728  ; 1.728  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.729  ; 1.729  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.756  ; 1.756  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.846  ; 1.846  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.712  ; 1.712  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.824  ; 1.824  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.722  ; 1.722  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.817  ; 1.817  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.809  ; 1.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.635  ; 2.635  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.916  ; 1.916  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.619  ; 2.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.849  ; 2.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.156  ; 2.156  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.458  ; 2.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.321  ; 2.321  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.302  ; 2.302  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.156  ; 2.156  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.611  ; 2.611  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.418  ; 2.418  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.587 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.587 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.587 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.694 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.734 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.734 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.888 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.888 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.880 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.880 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 2.619 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.688 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.928 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.938 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.829 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.839 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.839 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.838 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 1.947 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 1.954 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.799 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.799 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.799 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.688 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.708 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.809 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.908 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.897 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.587 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.587 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.587 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.724 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.694 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.734 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.734 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.888 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.888 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.880 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.880 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.728 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 2.619 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.688 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.928 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.938 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.829 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.839 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.839 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.838 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 1.947 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 1.954 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.799 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.799 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.799 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.688 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.708 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.809 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.908 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.897 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.587     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.587     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.587     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.694     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.734     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.734     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.888     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.888     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.880     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.880     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 2.619     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.928     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.938     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.829     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.839     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.839     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.838     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 1.947     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 1.954     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.799     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.799     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.799     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.708     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.809     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.908     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.897     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.587     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.587     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.587     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.724     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.694     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.734     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.734     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.888     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.888     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.880     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.880     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.728     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 2.619     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.928     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.938     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.829     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.839     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.839     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.838     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 1.947     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 1.954     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.799     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.799     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.799     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.688     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.708     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.809     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.908     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.897     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+------------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                            ;
+----------------------------------+----------+-------+----------+---------+---------------------+
; Clock                            ; Setup    ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+----------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; -6.211   ; 0.215 ; 10.814   ; 2.582   ; 3.236               ;
;  CLOCK_50                        ; N/A      ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 3.142    ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; -6.211   ; 0.215 ; 10.814   ; 2.582   ; 6.131               ;
; Design-wide TNS                  ; -610.522 ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A      ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000    ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; -610.522 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+----------+-------+----------+---------+---------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.601 ; 7.601 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.601 ; 7.601 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.163 ; 7.163 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.141 ; 7.141 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 6.987 ; 6.987 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.458 ; 7.458 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.395 ; 7.395 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.527 ; 7.527 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.465 ; 7.465 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.463 ; 7.463 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.854 ; 6.854 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.927 ; 6.927 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.285 ; 7.285 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 7.073 ; 7.073 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.135 ; 7.135 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 7.252 ; 7.252 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.232 ; 7.232 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 8.036 ; 8.036 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 8.036 ; 8.036 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.913 ; 7.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 7.190 ; 7.190 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 7.351 ; 7.351 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 7.248 ; 7.248 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 7.563 ; 7.563 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 7.913 ; 7.913 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 7.747 ; 7.747 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 7.731 ; 7.731 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 7.841 ; 7.841 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 7.675 ; 7.675 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.538 ; 6.538 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 7.488 ; 7.488 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 9.220 ; 9.220 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 7.248 ; 7.248 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.229 ; 7.229 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.829 ; 7.829 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 8.576 ; 8.576 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.001 ; 8.001 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 7.994 ; 7.994 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.112 ; 8.112 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.078 ; 8.078 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 8.558 ; 8.558 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 8.193 ; 8.193 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 8.490 ; 8.490 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 8.450 ; 8.450 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.998 ; 7.998 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 7.885 ; 7.885 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.164 ; 8.164 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.177 ; 8.177 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 8.576 ; 8.576 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.284 ; 8.284 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.552 ; 8.552 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.494 ; 8.494 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.099 ; 7.099 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.536 ; -3.536 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.894 ; -3.894 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.647 ; -3.647 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.673 ; -3.673 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.827 ; -3.827 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.678 ; -3.678 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.706 ; -3.706 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.902 ; -3.902 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.805 ; -3.805 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.584 ; -3.584 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.680 ; -3.680 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.779 ; -3.779 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.672 ; -3.672 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.644 ; -3.644 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.650 ; -3.650 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.640 ; -3.640 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.536 ; -3.536 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -4.382 ; -4.382 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -4.382 ; -4.382 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.665 ; -3.665 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -3.966 ; -3.966 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -4.076 ; -4.076 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -4.014 ; -4.014 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -4.132 ; -4.132 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -4.350 ; -4.350 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -4.247 ; -4.247 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -4.240 ; -4.240 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -4.305 ; -4.305 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -4.211 ; -4.211 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.665 ; -3.665 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -4.080 ; -4.080 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -3.999 ; -3.999 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.993 ; -3.993 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.990 ; -3.990 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.322 ; -4.322 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -1.731 ; -1.731 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.214 ; -2.214 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.449 ; -2.449 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -1.875 ; -1.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.538 ; -2.538 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.024 ; -2.024 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -1.874 ; -1.874 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -1.736 ; -1.736 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -1.811 ; -1.811 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.205 ; -2.205 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.402 ; -2.402 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -1.863 ; -1.863 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.542 ; -2.542 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -1.986 ; -1.986 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -1.882 ; -1.882 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -1.731 ; -1.731 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -1.802 ; -1.802 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.893 ; -3.893 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 5.011  ; 5.011  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 5.011  ; 5.011  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.423  ; 4.423  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.433  ; 4.433  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.434  ; 4.434  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.302  ; 4.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.702  ; 4.702  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.483  ; 4.483  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.404  ; 4.404  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.417  ; 4.417  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.414  ; 4.414  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.529  ; 4.529  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.756  ; 4.756  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.289  ; 4.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.597  ; 4.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.037  ; 4.037  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.120  ; 4.120  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.841  ; 5.841  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.346  ; 5.346  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.361  ; 5.361  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 5.724  ; 5.724  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.374  ; 5.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.712  ; 5.712  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.523  ; 5.523  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.841  ; 5.841  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.735  ; 5.735  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.960  ; 4.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.966  ; 4.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.977  ; 4.977  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.873  ; 4.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.345  ; 5.345  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.360  ; 5.360  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.370  ; 5.370  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.375  ; 5.375  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.413  ; 4.413  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.034  ; 4.034  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.384  ; 4.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.959  ; 4.959  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.751  ; 6.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.751  ; 6.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.254  ; 8.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.094  ; 7.094  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.254  ; 8.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.923  ; 7.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 8.222  ; 8.222  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 7.257  ; 7.257  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 7.350  ; 7.350  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 7.373  ; 7.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 7.373  ; 7.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.488  ; 4.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.518  ; 4.518  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.630  ; 5.630  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 7.869  ; 7.869  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.491  ; 6.491  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 12.233 ; 12.233 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.652  ; 8.652  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 9.316  ; 9.316  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 9.138  ; 9.138  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.405  ; 9.405  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 11.027 ; 11.027 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 8.190  ; 8.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 8.771  ; 8.771  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 7.937  ; 7.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.058  ; 8.058  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 7.241  ; 7.241  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 7.835  ; 7.835  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 7.976  ; 7.976  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 7.860  ; 7.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 8.701  ; 8.701  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 8.659  ; 8.659  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 12.001 ; 12.001 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 12.233 ; 12.233 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 8.863  ; 8.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.446  ; 4.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.443  ; 4.443  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.162  ; 4.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.174  ; 4.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.148  ; 4.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.199  ; 4.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.446  ; 4.446  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.146  ; 4.146  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.134  ; 4.134  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.419  ; 4.419  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.409  ; 4.409  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.401  ; 4.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.196  ; 8.196  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.678  ; 4.678  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 8.178  ; 8.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.061  ; 5.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.715  ; 6.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 5.907  ; 5.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 5.907  ; 5.907  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 5.549  ; 5.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 5.213  ; 5.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.708  ; 6.708  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.870  ; 5.870  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.996  ; 1.996  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.790  ; 1.790  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.706  ; 1.706  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.759  ; 1.759  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.772  ; 1.772  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.766  ; 1.766  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.845  ; 1.845  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.895  ; 1.895  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.709  ; 1.709  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 1.902  ; 1.902  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.614  ; 1.614  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.650  ; 1.650  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.150  ; 2.150  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.162  ; 2.162  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.165  ; 2.165  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.302  ; 2.302  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.247  ; 2.247  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.370  ; 2.370  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.316  ; 2.316  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.987  ; 1.987  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.994  ; 1.994  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.144  ; 2.144  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.155  ; 2.155  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.164  ; 2.164  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.612  ; 1.612  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.078  ; 2.078  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.885  ; 2.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.311  ; 3.311  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.249  ; 3.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.249  ; 3.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.969  ; 2.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 3.003  ; 3.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 3.025  ; 3.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 3.025  ; 3.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.868  ; 1.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.885  ; 1.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.380  ; 2.380  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 3.369  ; 3.369  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.620  ; 2.620  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.139  ; 2.139  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 2.925  ; 2.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 2.782  ; 2.782  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.773  ; 2.773  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.868  ; 2.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 2.760  ; 2.760  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.436  ; 2.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.276  ; 2.276  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.139  ; 2.139  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.213  ; 2.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.235  ; 2.235  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.190  ; 2.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.215  ; 2.215  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 2.318  ; 2.318  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 2.422  ; 2.422  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 3.210  ; 3.210  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.229  ; 3.229  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 2.603  ; 2.603  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.839  ; 1.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.740  ; 1.740  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.751  ; 1.751  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.728  ; 1.728  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.729  ; 1.729  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.756  ; 1.756  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.846  ; 1.846  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.711  ; 1.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.712  ; 1.712  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.824  ; 1.824  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.722  ; 1.722  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.817  ; 1.817  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.809  ; 1.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.635  ; 2.635  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.916  ; 1.916  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.619  ; 2.619  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.849  ; 2.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.156  ; 2.156  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.458  ; 2.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.321  ; 2.321  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.302  ; 2.302  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.156  ; 2.156  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.611  ; 2.611  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.418  ; 2.418  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 1612     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 2898412  ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 1612     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 2898412  ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 5037     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 5037     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 35    ; 35   ;
; Unconstrained Input Port Paths  ; 74    ; 74   ;
; Unconstrained Output Ports      ; 98    ; 98   ;
; Unconstrained Output Port Paths ; 335   ; 335  ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Mon Nov  3 22:02:31 2014
Info: Command: quartus_sta atari5200core -c atari5200core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari5200core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -6.211
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -6.211      -610.522 pll|altpll_component|pll|clk[1] 
    Info (332119):     3.142         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 10.814
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    10.814         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 4.994
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     4.994         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -1.360
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -1.360       -90.027 pll|altpll_component|pll|clk[1] 
    Info (332119):     6.600         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 14.069
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    14.069         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 2.582
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     2.582         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 421 megabytes
    Info: Processing ended: Mon Nov  3 22:02:54 2014
    Info: Elapsed time: 00:00:23
    Info: Total CPU time (on all processors): 00:00:09


