TimeQuest Timing Analyzer report for atari5200core
Fri Oct 31 19:03:28 2014
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Output Enable Times
 26. Minimum Output Enable Times
 27. Output Disable Times
 28. Minimum Output Disable Times
 29. Fast Model Setup Summary
 30. Fast Model Hold Summary
 31. Fast Model Recovery Summary
 32. Fast Model Removal Summary
 33. Fast Model Minimum Pulse Width Summary
 34. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 35. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 36. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 37. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 38. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 39. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 41. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'CLOCK_50'
 43. Setup Times
 44. Hold Times
 45. Clock to Output Times
 46. Minimum Clock to Output Times
 47. Output Enable Times
 48. Minimum Output Enable Times
 49. Output Disable Times
 50. Minimum Output Disable Times
 51. Multicorner Timing Analysis Summary
 52. Setup Times
 53. Hold Times
 54. Clock to Output Times
 55. Minimum Clock to Output Times
 56. Setup Transfers
 57. Hold Transfers
 58. Recovery Transfers
 59. Removal Transfers
 60. Report TCCS
 61. Report RSKM
 62. Unconstrained Paths
 63. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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programming logic devices manufactured by Altera and sold by 
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; TimeQuest Timing Analyzer Summary                                                      ;
+--------------------+-------------------------------------------------------------------+
; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari5200core                                                     ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
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+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ; < 0.1%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+-------------------------------------------------------+
; SDC File List                                         ;
+-------------------+--------+--------------------------+
; SDC File Path     ; Status ; Read at                  ;
+-------------------+--------+--------------------------+
; atari5200core.sdc ; OK     ; Fri Oct 31 19:03:25 2014 ;
+-------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+----------------------------------------------------------------------+
; Slow Model Fmax Summary                                              ;
+-----------+-----------------+---------------------------------+------+
; Fmax      ; Restricted Fmax ; Clock Name                      ; Note ;
+-----------+-----------------+---------------------------------+------+
; 64.72 MHz ; 64.72 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 180.7 MHz ; 180.7 MHz       ; pll|altpll_component|pll|clk[0] ;      ;
+-----------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+----------------------------------------------------------+
; Slow Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -6.710 ; -659.658      ;
; pll|altpll_component|pll|clk[0] ; 3.161  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 10.172 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 4.743 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                                 ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -6.710 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 9.202      ;
; -6.704 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 9.196      ;
; -6.573 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 9.067      ;
; -6.572 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 9.066      ;
; -6.567 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 9.061      ;
; -6.558 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 9.066      ;
; -6.521 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 9.013      ;
; -6.515 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 9.009      ;
; -6.507 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 8.999      ;
; -6.481 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.983      ;
; -6.465 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.959      ;
; -6.460 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.954      ;
; -6.453 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.955      ;
; -6.450 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 8.942      ;
; -6.412 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.920      ;
; -6.400 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.908      ;
; -6.380 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.874      ;
; -6.367 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.875      ;
; -6.361 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.869      ;
; -6.354 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 8.846      ;
; -6.349 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.091      ; 8.843      ;
; -6.343 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.851      ;
; -6.338 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 8.830      ;
; -6.335 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.837      ;
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; -5.877 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.104      ; 8.384      ;
; -5.873 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[1]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 8.365      ;
; -5.866 ; SRAM_DQ[11] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 8.358      ;
; -5.864 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.372      ;
; -5.858 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 8.366      ;
; -5.857 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[40] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.359      ;
; -5.857 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.359      ;
; -5.846 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.348      ;
; -5.840 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[41] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.342      ;
; -5.840 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 8.342      ;
; -5.837 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.109      ; 8.349      ;
; -5.832 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 8.324      ;
; -5.830 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[25] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.108      ; 8.341      ;
; -5.826 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.089      ; 8.318      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                 ;
+-------+----------------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                             ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 3.161 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.577      ;
; 3.176 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.559      ;
; 3.177 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.561      ;
; 3.206 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.532      ;
; 3.228 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.510      ;
; 3.335 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.403      ;
; 3.450 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.288      ;
; 3.452 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 5.283      ;
; 3.458 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.280      ;
; 3.505 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.231      ;
; 3.505 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.231      ;
; 3.505 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.231      ;
; 3.505 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.231      ;
; 3.505 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.231      ;
; 3.505 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.231      ;
; 3.505 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.231      ;
; 3.505 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.231      ;
; 3.550 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.188      ;
; 3.557 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.182      ;
; 3.561 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.177      ;
; 3.608 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.128      ;
; 3.608 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.128      ;
; 3.608 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.128      ;
; 3.608 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.128      ;
; 3.608 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.128      ;
; 3.608 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.128      ;
; 3.608 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.128      ;
; 3.608 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.128      ;
; 3.611 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.127      ;
; 3.613 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.117      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[31]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.063      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.063      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[25]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.063      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.063      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[24]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.063      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[17]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.063      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[29]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.063      ;
; 3.664 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[16]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.063      ;
; 3.676 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.058      ;
; 3.692 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.042      ;
; 3.706 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.030      ;
; 3.706 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.030      ;
; 3.706 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.030      ;
; 3.706 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.030      ;
; 3.706 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.030      ;
; 3.706 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.030      ;
; 3.706 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.030      ;
; 3.706 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]        ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.030      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.015      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.015      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.015      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.015      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.015      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.015      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.015      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 5.015      ;
; 3.721 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.013      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[31]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.997      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.997      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[25]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.997      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.997      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[24]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.997      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[17]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.997      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[29]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.997      ;
; 3.735 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|data_out_reg[16]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.997      ;
; 3.743 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.991      ;
; 3.752 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.985      ;
; 3.752 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.985      ;
; 3.752 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.985      ;
; 3.752 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.985      ;
; 3.752 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.985      ;
; 3.752 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.985      ;
; 3.752 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.985      ;
; 3.752 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.985      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.977      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.977      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.977      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.977      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.977      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.977      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.977      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.977      ;
; 3.850 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.884      ;
; 3.855 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.881      ;
; 3.855 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.881      ;
; 3.855 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.881      ;
; 3.855 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.881      ;
; 3.855 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.881      ;
; 3.855 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.881      ;
; 3.855 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.881      ;
; 3.855 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.881      ;
; 3.858 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 4.880      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[31]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.843      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.843      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[25]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.843      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.843      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[24]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.843      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[17]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.843      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[29]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.843      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|data_out_reg[16]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 4.843      ;
+-------+----------------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.620 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.905      ;
; 0.622 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[13]          ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.907      ;
; 0.623 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.908      ;
; 0.625 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.911      ;
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; 1.009 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[12]          ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.294      ;
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; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
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; 1.033 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.319      ;
; 1.033 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.319      ;
; 1.035 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.321      ;
; 1.035 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.321      ;
; 1.045 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.331      ;
; 1.093 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.381      ;
; 1.095 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.004      ; 1.385      ;
; 1.127 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[17]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.410      ;
; 1.140 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.426      ;
; 1.145 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[18]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.430      ;
; 1.159 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.442      ;
; 1.165 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.449      ;
; 1.165 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.449      ;
; 1.167 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.451      ;
; 1.169 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.453      ;
; 1.169 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.453      ;
; 1.202 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[22]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.487      ;
; 1.206 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.490      ;
; 1.206 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.491      ;
; 1.207 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.491      ;
; 1.217 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.501      ;
; 1.226 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.514      ;
; 1.231 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.517      ;
; 1.236 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.521      ;
; 1.243 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.529      ;
; 1.245 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.530      ;
; 1.246 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[20]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.531      ;
; 1.250 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.534      ;
; 1.251 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.535      ;
; 1.261 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[10]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.545      ;
; 1.267 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.551      ;
; 1.268 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[24]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.550      ;
; 1.275 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.557      ;
; 1.277 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.004      ; 1.567      ;
; 1.277 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.559      ;
; 1.278 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.004      ; 1.568      ;
; 1.279 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.563      ;
; 1.279 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.563      ;
; 1.280 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.564      ;
; 1.283 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.566      ;
; 1.284 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.566      ;
; 1.284 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.566      ;
; 1.287 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.571      ;
; 1.298 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[1]           ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.583      ;
; 1.314 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.598      ;
; 1.315 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[30]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.597      ;
; 1.317 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[29]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.599      ;
; 1.358 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.646      ;
; 1.359 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.647      ;
; 1.363 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.651      ;
; 1.405 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[21]          ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.006     ; 1.684      ;
; 1.406 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.692      ;
; 1.407 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.693      ;
; 1.408 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.694      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                                                                           ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                                                  ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                                                         ; i2sslave:audio_codec_data|CLK_FAKE                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                                                       ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[19]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[19]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                                                                          ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                                                         ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
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; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0] ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                 ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 10.172 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[5]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 7.251      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[22]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 6.899      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.025     ; 6.888      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[0]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 6.899      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[23]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 6.899      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[3]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 6.899      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[1]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 6.898      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 6.899      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 6.899      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 6.899      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[16]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.025     ; 6.888      ;
; 10.516 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[17]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.025     ; 6.888      ;
; 10.517 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.901      ;
; 10.517 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[7]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.901      ;
; 10.517 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[14]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.023     ; 6.889      ;
; 10.517 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[15]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.023     ; 6.889      ;
; 10.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.911      ;
; 10.519 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 6.911      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 6.881      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[2]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.887      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[3]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.887      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[31]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.891      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.891      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[8]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 6.881      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[4]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.887      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 6.891      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 6.892      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.886      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.886      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 6.886      ;
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; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.890      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.890      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.890      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.890      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.890      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.890      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.890      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 6.890      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.888      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.888      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.888      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.889      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.889      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.889      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.889      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.889      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.889      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.889      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 6.889      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.888      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.888      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 6.888      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.887      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_reg                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.887      ;
; 10.532 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_sync_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 6.887      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                   ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[1]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.022      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.022      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.022      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[4]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.022      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 5.026      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 5.026      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 5.026      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 5.026      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 5.026      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 5.026      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 5.026      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 5.022      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[8]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 5.037      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vblank_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 5.028      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 5.028      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 5.028      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 5.028      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 5.020      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 5.020      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 5.020      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.009     ; 5.020      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[8]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[9]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[10]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[11]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[12]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[13]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[14]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[15]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_ready_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 5.032      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_fetch_destination_reg[2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 5.039      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.023      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|width_8bit_reg                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 5.031      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.018      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[15]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.011     ; 5.018      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|penh_reg[1]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|penv_reg[1]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[7]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_reset_reg                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 5.030      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[2]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.032     ; 4.997      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_type_reg[1]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 5.026      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 5.013      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[2]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.015     ; 5.014      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 5.023      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_enabled_reg                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|nmien_raw_reg[7]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 5.029      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[31][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[30][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[29][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[28][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[27][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[26][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[25][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[24][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[23][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[22][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[21][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[20][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[19][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[18][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[17][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[16][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[15][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[14][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 5.027      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[13][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[12][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[11][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[10][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[9][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[8][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[7][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[6][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[5][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
; 4.743 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[4][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 5.025      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                           ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                            ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1  ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg2   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg3   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a6~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a7~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7 ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 8.101  ; 8.101  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.848  ; 7.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 8.101  ; 8.101  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.438  ; 7.438  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.425  ; 7.425  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.482  ; 7.482  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.452  ; 7.452  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.489  ; 7.489  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.613  ; 7.613  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.961  ; 6.961  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.939  ; 6.939  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 7.139  ; 7.139  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.031  ; 7.031  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.974  ; 6.974  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.179  ; 7.179  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 6.968  ; 6.968  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.161  ; 7.161  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 7.232  ; 7.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 7.232  ; 7.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.975  ; 7.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 7.725  ; 7.725  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 7.851  ; 7.851  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 7.975  ; 7.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 7.748  ; 7.748  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 7.785  ; 7.785  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 7.139  ; 7.139  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 7.744  ; 7.744  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 7.577  ; 7.577  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 7.567  ; 7.567  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 7.590  ; 7.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.975  ; 6.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 10.145 ; 10.145 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 7.329  ; 7.329  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.067  ; 7.067  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.289  ; 7.289  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 9.075  ; 9.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.886  ; 8.886  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.569  ; 8.569  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.830  ; 8.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.427  ; 8.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 9.075  ; 9.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 8.777  ; 8.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 8.937  ; 8.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 8.714  ; 8.714  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.703  ; 8.703  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.545  ; 8.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.745  ; 8.745  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.499  ; 8.499  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 9.069  ; 9.069  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.923  ; 8.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.880  ; 8.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.537  ; 8.537  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 6.896  ; 6.896  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -6.338 ; -6.338 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -7.361 ; -7.361 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -7.259 ; -7.259 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -6.897 ; -6.897 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -6.940 ; -6.940 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -6.869 ; -6.869 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -7.004 ; -7.004 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -6.870 ; -6.870 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -7.019 ; -7.019 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.348 ; -6.348 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.338 ; -6.338 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -6.702 ; -6.702 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.397 ; -6.397 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.386 ; -6.386 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -6.633 ; -6.633 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -6.381 ; -6.381 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -6.619 ; -6.619 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -6.984 ; -6.984 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -6.984 ; -6.984 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -6.727 ; -6.727 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -7.477 ; -7.477 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -7.603 ; -7.603 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -7.727 ; -7.727 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -7.500 ; -7.500 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -7.537 ; -7.537 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -6.891 ; -6.891 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -7.496 ; -7.496 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -7.329 ; -7.329 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -7.319 ; -7.319 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -7.342 ; -7.342 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -6.727 ; -6.727 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -8.405 ; -8.405 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -7.081 ; -7.081 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -6.819 ; -6.819 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -7.041 ; -7.041 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -3.602 ; -3.602 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.327 ; -5.327 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -4.445 ; -4.445 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -3.687 ; -3.687 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.515 ; -5.515 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -4.421 ; -4.421 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.367 ; -5.367 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -4.356 ; -4.356 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.798 ; -5.798 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -5.144 ; -5.144 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -4.421 ; -4.421 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -3.602 ; -3.602 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -5.406 ; -5.406 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.415 ; -4.415 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -5.467 ; -5.467 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -4.299 ; -4.299 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -5.621 ; -5.621 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -6.648 ; -6.648 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 5.334  ; 5.334  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.969  ; 4.969  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.597  ; 4.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.616  ; 4.616  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.613  ; 4.613  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.947  ; 4.947  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.058  ; 5.058  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 5.334  ; 5.334  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.294  ; 5.294  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 5.319  ; 5.319  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.627  ; 4.627  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 5.333  ; 5.333  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.066  ; 4.066  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.234  ; 4.234  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.016  ; 4.016  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.098  ; 5.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.695  ; 4.695  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.728  ; 4.728  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.723  ; 4.723  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.710  ; 4.710  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.044  ; 5.044  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.025  ; 5.025  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.098  ; 5.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.092  ; 5.092  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.686  ; 4.686  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.681  ; 4.681  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.324  ; 4.324  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.679  ; 4.679  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.668  ; 4.668  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.663  ; 4.663  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.675  ; 4.675  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.669  ; 4.669  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.388  ; 4.388  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.407  ; 4.407  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.740  ; 4.740  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.762  ; 4.762  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.546  ; 5.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 5.172  ; 5.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.172  ; 5.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.295  ; 8.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.563  ; 7.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.295  ; 8.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.508  ; 7.508  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 6.653  ; 6.653  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.596  ; 6.596  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 6.263  ; 6.263  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.610  ; 6.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 6.610  ; 6.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 7.236  ; 7.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 7.882  ; 7.882  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.735  ; 5.735  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.287  ; 5.287  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 5.774  ; 5.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 12.339 ; 12.339 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.816  ; 8.816  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 8.789  ; 8.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.938  ; 8.938  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.086  ; 9.086  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 8.932  ; 8.932  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 10.025 ; 10.025 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 10.721 ; 10.721 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.558  ; 8.558  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.432  ; 8.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 8.244  ; 8.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 8.715  ; 8.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 8.346  ; 8.346  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 7.436  ; 7.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 7.883  ; 7.883  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 7.845  ; 7.845  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 12.339 ; 12.339 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 11.981 ; 11.981 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 9.689  ; 9.689  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.799  ; 4.799  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.213  ; 4.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.225  ; 4.225  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.190  ; 4.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.200  ; 4.200  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.242  ; 4.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.766  ; 4.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.503  ; 4.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.799  ; 4.799  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.509  ; 4.509  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.488  ; 4.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.160  ; 4.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.163  ; 4.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.221  ; 4.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.195  ; 4.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.199  ; 4.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.184  ; 4.184  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 9.264  ; 9.264  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.437  ; 4.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 9.253  ; 9.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.372  ; 5.372  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.142  ; 5.142  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 11.053 ; 11.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 10.722 ; 10.722 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 11.053 ; 11.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 11.033 ; 11.033 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 10.620 ; 10.620 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 12.053 ; 12.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 12.053 ; 12.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 11.183 ; 11.183 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 11.262 ; 11.262 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 10.300 ; 10.300 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.816  ; 6.816  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 12.276 ; 12.276 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 11.576 ; 11.576 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 12.276 ; 12.276 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 11.485 ; 11.485 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 11.210 ; 11.210 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.140  ; 5.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.597  ; 4.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.969  ; 4.969  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.597  ; 4.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.616  ; 4.616  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.613  ; 4.613  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.947  ; 4.947  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.058  ; 5.058  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 5.334  ; 5.334  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.294  ; 5.294  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 5.319  ; 5.319  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.627  ; 4.627  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 5.333  ; 5.333  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.066  ; 4.066  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.234  ; 4.234  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.016  ; 4.016  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.324  ; 4.324  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.695  ; 4.695  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.728  ; 4.728  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.723  ; 4.723  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.710  ; 4.710  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.044  ; 5.044  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.025  ; 5.025  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.098  ; 5.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.092  ; 5.092  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.686  ; 4.686  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.681  ; 4.681  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.324  ; 4.324  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.679  ; 4.679  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.668  ; 4.668  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.663  ; 4.663  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.675  ; 4.675  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.669  ; 4.669  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.388  ; 4.388  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.407  ; 4.407  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.740  ; 4.740  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.762  ; 4.762  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.546  ; 5.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 5.172  ; 5.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.172  ; 5.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 6.263  ; 6.263  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.232  ; 7.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.059  ; 8.059  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.208  ; 7.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 6.490  ; 6.490  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.596  ; 6.596  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 6.263  ; 6.263  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.610  ; 6.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 6.610  ; 6.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 7.236  ; 7.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 7.882  ; 7.882  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.735  ; 5.735  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.287  ; 5.287  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 5.774  ; 5.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 4.950  ; 4.950  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 6.640  ; 6.640  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 6.396  ; 6.396  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 6.718  ; 6.718  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 6.676  ; 6.676  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 6.086  ; 6.086  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 5.423  ; 5.423  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 5.680  ; 5.680  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 6.135  ; 6.135  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 5.859  ; 5.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 5.749  ; 5.749  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 6.211  ; 6.211  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 5.339  ; 5.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 4.950  ; 4.950  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 5.539  ; 5.539  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 4.973  ; 4.973  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 6.547  ; 6.547  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 6.820  ; 6.820  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 5.990  ; 5.990  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.160  ; 4.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.213  ; 4.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.225  ; 4.225  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.190  ; 4.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.200  ; 4.200  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.242  ; 4.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.766  ; 4.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.503  ; 4.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.799  ; 4.799  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.509  ; 4.509  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.488  ; 4.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.160  ; 4.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.163  ; 4.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.221  ; 4.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.195  ; 4.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.199  ; 4.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.184  ; 4.184  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 6.694  ; 6.694  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.437  ; 4.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 6.683  ; 6.683  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.372  ; 5.372  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.142  ; 5.142  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 6.938  ; 6.938  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 7.614  ; 7.614  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 7.693  ; 7.693  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 7.161  ; 7.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 6.938  ; 6.938  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 6.757  ; 6.757  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 7.920  ; 7.920  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 6.757  ; 6.757  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 7.182  ; 7.182  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 7.056  ; 7.056  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.725  ; 6.725  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 7.465  ; 7.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 7.557  ; 7.557  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 7.715  ; 7.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 7.465  ; 7.465  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 7.822  ; 7.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.140  ; 5.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.323 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.393 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.393 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.385 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.385 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.353 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.323 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.363 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.363 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.092 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.092 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.766 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.766 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.730 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.730 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.730 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.730 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 5.774 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.115 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.429 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.439 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.423 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.433 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.727 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.727 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 5.294 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 5.026 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.403 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.403 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.115 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.686 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.706 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.125 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.125 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.399 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.323 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.393 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.393 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.385 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.385 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.353 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.323 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.363 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.363 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.092 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.092 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.766 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.766 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.730 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.730 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.730 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.730 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 5.774 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.115 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.429 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.439 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.423 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.433 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.727 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.727 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 5.294 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 5.026 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.403 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.403 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.115 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.686 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.706 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.125 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.125 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.399 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.323     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.393     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.393     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.385     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.385     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.353     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.323     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.363     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.363     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.092     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.092     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.766     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.766     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.730     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.730     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.730     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.730     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 5.774     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.115     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.429     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.439     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.423     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.433     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.727     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.727     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 5.294     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 5.026     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.403     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.403     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.115     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.686     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.706     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.125     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.125     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.399     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.323     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.393     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.393     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.385     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.385     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.353     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.323     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.363     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.363     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.092     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.092     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.766     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.766     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.730     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.730     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.730     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.730     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 5.774     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.115     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.429     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.439     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.423     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.433     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.727     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.727     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 5.294     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 5.026     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.403     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.403     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.115     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.686     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.706     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.125     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.125     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.399     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+----------------------------------------------------------+
; Fast Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -1.497 ; -106.133      ;
; pll|altpll_component|pll|clk[0] ; 6.555  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 13.816 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 2.525 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                                 ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -1.497 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.279     ; 3.615      ;
; -1.492 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.279     ; 3.610      ;
; -1.468 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.587      ;
; -1.463 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.582      ;
; -1.449 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.568      ;
; -1.437 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.556      ;
; -1.428 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.279     ; 3.546      ;
; -1.423 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.279     ; 3.541      ;
; -1.405 ; SRAM_DQ[6]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.535      ;
; -1.401 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.531      ;
; -1.396 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.526      ;
; -1.393 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.523      ;
; -1.388 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.507      ;
; -1.388 ; SRAM_DQ[10] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.507      ;
; -1.387 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.506      ;
; -1.384 ; SRAM_DQ[7]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.503      ;
; -1.376 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.501      ;
; -1.371 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.279     ; 3.489      ;
; -1.367 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.279     ; 3.485      ;
; -1.362 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.487      ;
; -1.357 ; SRAM_DQ[1]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.487      ;
; -1.349 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.479      ;
; -1.344 ; SRAM_DQ[14] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.474      ;
; -1.340 ; SRAM_DQ[0]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.279     ; 3.458      ;
; -1.335 ; SRAM_DQ[8]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.278     ; 3.454      ;
; -1.335 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[32] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.465      ;
; -1.332 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.457      ;
; -1.324 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.262     ; 3.459      ;
; -1.319 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.262     ; 3.454      ;
; -1.318 ; SRAM_DQ[5]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.443      ;
; -1.316 ; SRAM_DQ[12] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.446      ;
; -1.311 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.441      ;
; -1.299 ; SRAM_DQ[13] ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.262     ; 3.434      ;
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; -1.162 ; SRAM_DQ[4]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.287      ;
; -1.159 ; SRAM_DQ[2]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[39] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.290      ;
; -1.152 ; SRAM_DQ[9]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.267     ; 3.282      ;
; -1.150 ; SRAM_DQ[3]  ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[27] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.279     ; 3.268      ;
+--------+-------------+-------------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                ;
+-------+---------------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                               ; To Node                                             ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.555 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]     ; sdram_statemachine:sdram_adaptor|data_out_reg[31]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.172      ;
; 6.555 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]     ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.172      ;
; 6.555 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]     ; sdram_statemachine:sdram_adaptor|data_out_reg[25]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.172      ;
; 6.555 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]     ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.172      ;
; 6.555 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]     ; sdram_statemachine:sdram_adaptor|data_out_reg[24]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.172      ;
; 6.555 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]     ; sdram_statemachine:sdram_adaptor|data_out_reg[17]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.172      ;
; 6.555 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]     ; sdram_statemachine:sdram_adaptor|data_out_reg[29]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.172      ;
; 6.555 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]     ; sdram_statemachine:sdram_adaptor|data_out_reg[16]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.172      ;
; 6.557 ; sdram_statemachine:sdram_adaptor|reply_reg              ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.172      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.156      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.156      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.156      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.156      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.156      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.156      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.156      ;
; 6.573 ; sdram_statemachine:sdram_adaptor|delay_reg[0]           ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.156      ;
; 6.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[31]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.145      ;
; 6.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.145      ;
; 6.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[25]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.145      ;
; 6.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.145      ;
; 6.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[24]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.145      ;
; 6.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[17]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.145      ;
; 6.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[29]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.145      ;
; 6.577 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[16]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.145      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[31]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.109      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.109      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[25]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.109      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.109      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[24]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.109      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[17]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.109      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[29]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.109      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[16]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.109      ;
; 6.645 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.084      ;
; 6.645 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.084      ;
; 6.645 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.084      ;
; 6.645 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.084      ;
; 6.645 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.084      ;
; 6.645 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.084      ;
; 6.645 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.084      ;
; 6.645 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.084      ;
; 6.658 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.072      ;
; 6.658 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.072      ;
; 6.658 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.072      ;
; 6.658 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.072      ;
; 6.658 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.072      ;
; 6.658 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.072      ;
; 6.658 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.072      ;
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; 6.662 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.060      ;
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; 6.662 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.060      ;
; 6.662 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[24]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.060      ;
; 6.662 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[17]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.060      ;
; 6.662 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[29]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.060      ;
; 6.662 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[16]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 2.060      ;
; 6.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.039      ;
; 6.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.039      ;
; 6.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.039      ;
; 6.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.039      ;
; 6.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.039      ;
; 6.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.039      ;
; 6.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.039      ;
; 6.690 ; sdram_statemachine:sdram_adaptor|delay_reg[2]           ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.039      ;
; 6.692 ; sdram_statemachine:sdram_adaptor|reply_reg              ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 2.041      ;
; 6.702 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.030      ;
; 6.711 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.018      ;
; 6.711 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.018      ;
; 6.711 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.018      ;
; 6.711 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.018      ;
; 6.711 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.018      ;
; 6.711 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.018      ;
; 6.711 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.018      ;
; 6.711 ; sdram_statemachine:sdram_adaptor|delay_reg[3]           ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.002      ; 2.018      ;
; 6.714 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.018      ;
; 6.720 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 2.012      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[31]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.986      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.986      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[25]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.986      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.986      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[24]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.986      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[17]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.986      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[29]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.986      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|delay_reg[1]           ; sdram_statemachine:sdram_adaptor|data_out_reg[16]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.986      ;
; 6.736 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 1.996      ;
; 6.739 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[14]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.995      ;
; 6.739 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[10]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.995      ;
; 6.739 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[12]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.995      ;
; 6.739 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[8]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.995      ;
; 6.739 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[15]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.995      ;
; 6.739 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[13]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.995      ;
; 6.739 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[9]    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.995      ;
; 6.739 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]     ; sdram_statemachine:sdram_adaptor|data_out_reg[11]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.995      ;
; 6.742 ; sdram_statemachine:sdram_adaptor|request_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.983      ;
; 6.750 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|data_out_reg[31]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.973      ;
; 6.750 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|data_out_reg[26]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.973      ;
; 6.750 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|data_out_reg[25]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.973      ;
; 6.750 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]     ; sdram_statemachine:sdram_adaptor|data_out_reg[27]   ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.973      ;
+-------+---------------------------------------------------------+-----------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.239 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.391      ;
; 0.241 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.393      ;
; 0.241 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.393      ;
; 0.241 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[13]          ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.393      ;
; 0.242 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.394      ;
; 0.248 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.400      ;
; 0.325 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[23]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.476      ;
; 0.332 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.484      ;
; 0.359 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[12]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.511      ;
; 0.360 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.512      ;
; 0.361 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[17]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.513      ;
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; 0.463 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.615      ;
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; 0.471 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.621      ;
; 0.493 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.004      ; 0.649      ;
; 0.494 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.004      ; 0.650      ;
; 0.496 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 0.650      ;
; 0.498 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.650      ;
; 0.500 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.652      ;
; 0.500 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.652      ;
; 0.503 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.655      ;
; 0.503 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.655      ;
; 0.504 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[1]           ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.656      ;
; 0.507 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.659      ;
; 0.510 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[24]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.660      ;
; 0.512 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.662      ;
; 0.512 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[5]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.662      ;
; 0.513 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.663      ;
; 0.515 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.667      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 0.670      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.666      ;
; 0.517 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.669      ;
; 0.517 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.669      ;
; 0.517 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.667      ;
; 0.517 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.667      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.670      ;
; 0.519 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.669      ;
; 0.519 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.669      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                                                                           ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                                                  ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                                                         ; i2sslave:audio_codec_data|CLK_FAKE                                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                                                       ; atari5200core:atari5200|pokey_mixer_mux:pokey_mixer|LEFT_CHANNEL_REG                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[19]                                                                           ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[19]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                                                                          ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                                                         ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                                                  ; atari5200core:atari5200|address_decoder:mmu1|ADDR_reg[23]                                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                                                         ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; atari5200core:atari5200|cpu:cpu6502|nmi_pending_reg                                                                        ; atari5200core:atari5200|cpu:cpu6502|nmi_pending_reg                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|nmiReg                                                         ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|nmiReg                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                                                      ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                                                      ; atari5200core:atari5200|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[1]                                                             ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[1]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[4]                                                                     ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[4]                                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                                                          ; atari5200core:atari5200|pokey:pokey1|skctl_reg[1]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|skctl_reg[0]                                                                          ; atari5200core:atari5200|pokey:pokey1|skctl_reg[0]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]                          ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[1]                           ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[1]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]                           ; atari5200core:atari5200|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[5]                                                             ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[5]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                                                          ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[0]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]                   ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_15_div|count_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[7]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[0]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0] ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+----------------------------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                               ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 13.816 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.601      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[22]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.449      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.453      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.019     ; 3.442      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[7]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.453      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.449      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[23]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.449      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.449      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.449      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.449      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.449      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[16]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.019     ; 3.442      ;
; 13.962 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[17]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.019     ; 3.442      ;
; 13.963 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[0]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.460      ;
; 13.963 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[14]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.018     ; 3.442      ;
; 13.963 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[15]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.018     ; 3.442      ;
; 13.963 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.448      ;
; 13.963 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.460      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[2]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[3]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[14]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[13]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.454      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[13]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.454      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[12]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.454      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[12]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.454      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[9]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.454      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[9]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.454      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[8]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.454      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[8]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.454      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[7]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[10]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[5]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[15]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[14]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[23]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[23]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[15]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[15]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[17]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[17]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[8]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[9]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[9]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[11]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[11]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.453      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[16]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.452      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[16]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[17]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[18]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[19]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[20]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[21]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[22]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[23]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[24]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[25]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[26]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[27]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[28]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[29]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[30]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.975 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[31]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 3.449      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[15]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.447      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[19]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[4]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[11]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.440      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[10]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.435      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[2]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.447      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[2]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.442      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[4]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.454      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[5]                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.445      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[8]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.435      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.447      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_READ_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[3]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[0]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.453      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_8BIT_WRITE_ENABLE_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.447      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[1]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 3.453      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[29]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[31]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 3.449      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[5]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.446      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.450      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.450      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.444      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.436      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.436      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.439      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.439      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.439      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.439      ;
; 13.976 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.439      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                   ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[1]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.674      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.674      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.674      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|colour_clock_count_reg[4]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.674      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.673      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[8]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vcount_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 2.684      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|vblank_reg                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.678      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.678      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.678      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.678      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|simple_counter:antic_counter_refresh_count|value_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.678      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.673      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.673      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.673      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.673      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[8]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[9]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[10]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[11]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[12]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[13]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[14]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|shared_enable:enables|speed_shift_reg[15]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_ready_reg                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_fetch_destination_reg[2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.010      ; 2.687      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.674      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|width_8bit_reg                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 2.679      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[31]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.670      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|address_decoder:mmu1|DATA_WRITE_reg[15]                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.670      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|penh_reg[1]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|penv_reg[1]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[1]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[3]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_counter_reg[7]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|pokey:pokey1|pot_reset_reg                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[2]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.025     ; 2.652      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[0]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_type_reg[1]                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.675      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[0]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.675      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 2.664      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[1]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.675      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[2]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.675      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dma_cache_reg[4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.665      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[4]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|dmactl_raw_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.674      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|instruction_reg[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|hscrol_enabled_reg                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 2.675      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|nmien_raw_reg[7]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 2.680      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[31][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.678      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[30][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 2.678      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[29][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[28][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[27][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[26][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[25][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[24][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[23][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[22][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[21][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[20][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[19][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[18][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[17][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[16][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[15][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[14][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 2.677      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[13][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[12][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[11][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[10][1]            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[9][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[8][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[7][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[6][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[5][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
; 2.525 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari5200core:atari5200|antic:antic1|wide_delay_line:nmien_delay|shift_reg[4][1]             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 2.676      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                           ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                            ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1  ;
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; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7 ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.521 ; 4.521 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.343 ; 4.343 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.521 ; 4.521 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.150 ; 4.150 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.143 ; 4.143 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.182 ; 4.182 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.121 ; 4.121 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.213 ; 4.213 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.227 ; 4.227 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 3.965 ; 3.965 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 3.967 ; 3.967 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.067 ; 4.067 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.017 ; 4.017 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.961 ; 3.961 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.123 ; 4.123 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.954 ; 3.954 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.090 ; 4.090 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.088 ; 4.088 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 4.088 ; 4.088 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.476 ; 4.476 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 4.329 ; 4.329 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 4.386 ; 4.386 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 4.476 ; 4.476 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 4.334 ; 4.334 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 4.403 ; 4.403 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 4.087 ; 4.087 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 4.355 ; 4.355 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 4.268 ; 4.268 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 4.263 ; 4.263 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 4.273 ; 4.273 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 3.980 ; 3.980 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 5.309 ; 5.309 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 4.157 ; 4.157 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 4.015 ; 4.015 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.182 ; 4.182 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 3.862 ; 3.862 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 3.788 ; 3.788 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 3.722 ; 3.722 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 3.802 ; 3.802 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 3.664 ; 3.664 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.857 ; 3.857 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.714 ; 3.714 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.814 ; 3.814 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.749 ; 3.749 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 3.736 ; 3.736 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 3.700 ; 3.700 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 3.753 ; 3.753 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 3.651 ; 3.651 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.862 ; 3.862 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 3.758 ; 3.758 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 3.753 ; 3.753 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 3.648 ; 3.648 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 3.903 ; 3.903 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.694 ; -3.694 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -4.123 ; -4.123 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -4.095 ; -4.095 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.929 ; -3.929 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.951 ; -3.951 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.940 ; -3.940 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.964 ; -3.964 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.974 ; -3.974 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.987 ; -3.987 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.694 ; -3.694 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.695 ; -3.695 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.813 ; -3.813 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.713 ; -3.713 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.827 ; -3.827 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.715 ; -3.715 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.814 ; -3.814 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.968 ; -3.968 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.968 ; -3.968 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.860 ; -3.860 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -4.209 ; -4.209 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -4.266 ; -4.266 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -4.356 ; -4.356 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -4.214 ; -4.214 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -4.283 ; -4.283 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.967 ; -3.967 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -4.235 ; -4.235 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -4.148 ; -4.148 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -4.143 ; -4.143 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -4.153 ; -4.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.860 ; -3.860 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.548 ; -4.548 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -4.037 ; -4.037 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.895 ; -3.895 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.062 ; -4.062 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -1.832 ; -1.832 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.423 ; -2.423 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.125 ; -2.125 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -1.881 ; -1.881 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.602 ; -2.602 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.106 ; -2.106 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -2.471 ; -2.471 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -2.101 ; -2.101 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -2.673 ; -2.673 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.371 ; -2.371 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.103 ; -2.103 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -1.832 ; -1.832 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.533 ; -2.533 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -2.111 ; -2.111 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -2.515 ; -2.515 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -2.040 ; -2.040 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -2.572 ; -2.572 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.783 ; -3.783 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 2.127  ; 2.127  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.830  ; 1.830  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.952  ; 1.952  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.018  ; 2.018  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.127  ; 2.127  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.107  ; 2.107  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 2.124  ; 2.124  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 2.115  ; 2.115  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 2.124  ; 2.124  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.639  ; 1.639  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 1.756  ; 1.756  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.600  ; 1.600  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 2.063  ; 2.063  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.888  ; 1.888  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.906  ; 1.906  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.903  ; 1.903  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.900  ; 1.900  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.028  ; 2.028  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.004  ; 2.004  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.063  ; 2.063  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.062  ; 2.062  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.876  ; 1.876  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.873  ; 1.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.731  ; 1.731  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.866  ; 1.866  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.866  ; 1.866  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.759  ; 1.759  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.889  ; 1.889  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.912  ; 1.912  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.251  ; 2.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 3.414  ; 3.414  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 3.093  ; 3.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.414  ; 3.414  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.126  ; 3.126  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.805  ; 2.805  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.721  ; 2.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.588  ; 2.588  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.724  ; 2.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.724  ; 2.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 3.034  ; 3.034  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 3.326  ; 3.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.318  ; 2.318  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.157  ; 2.157  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.339  ; 2.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 4.844  ; 4.844  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.565  ; 3.565  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.485  ; 3.485  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.570  ; 3.570  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.723  ; 3.723  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.517  ; 3.517  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 4.026  ; 4.026  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 4.163  ; 4.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.404  ; 3.404  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.341  ; 3.341  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.297  ; 3.297  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.445  ; 3.445  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.317  ; 3.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.026  ; 3.026  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.158  ; 3.158  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.184  ; 3.184  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 4.844  ; 4.844  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 4.725  ; 4.725  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.819  ; 3.819  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.996  ; 1.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.769  ; 1.769  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.780  ; 1.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.755  ; 1.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.784  ; 1.784  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.974  ; 1.974  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.874  ; 1.874  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.996  ; 1.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.873  ; 1.873  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.724  ; 1.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.727  ; 1.727  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.770  ; 1.770  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.753  ; 1.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.677  ; 3.677  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.833  ; 1.833  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.665  ; 3.665  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.213  ; 2.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.161  ; 2.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.340  ; 4.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.175  ; 4.175  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.287  ; 4.287  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.340  ; 4.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 4.112  ; 4.112  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.686  ; 4.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.686  ; 4.686  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.329  ; 4.329  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.359  ; 4.359  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 4.055  ; 4.055  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.786  ; 2.786  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 4.769  ; 4.769  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 4.471  ; 4.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 4.769  ; 4.769  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 4.486  ; 4.486  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 4.385  ; 4.385  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.830  ; 1.830  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.830  ; 1.830  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.952  ; 1.952  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.018  ; 2.018  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.127  ; 2.127  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.107  ; 2.107  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 2.124  ; 2.124  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 2.115  ; 2.115  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 2.124  ; 2.124  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.639  ; 1.639  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 1.756  ; 1.756  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.600  ; 1.600  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.731  ; 1.731  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.888  ; 1.888  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.906  ; 1.906  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.903  ; 1.903  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.900  ; 1.900  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.028  ; 2.028  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.004  ; 2.004  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.063  ; 2.063  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.062  ; 2.062  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.876  ; 1.876  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.873  ; 1.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.731  ; 1.731  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.866  ; 1.866  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.866  ; 1.866  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.759  ; 1.759  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.889  ; 1.889  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.912  ; 1.912  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.251  ; 2.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.588  ; 2.588  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.979  ; 2.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.305  ; 3.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.012  ; 3.012  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.742  ; 2.742  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.721  ; 2.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.588  ; 2.588  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.724  ; 2.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.724  ; 2.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 3.034  ; 3.034  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 3.326  ; 3.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.318  ; 2.318  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.157  ; 2.157  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.339  ; 2.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.100  ; 2.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 2.766  ; 2.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 2.655  ; 2.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.805  ; 2.805  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.848  ; 2.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 2.533  ; 2.533  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.254  ; 2.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.348  ; 2.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.550  ; 2.550  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.432  ; 2.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.421  ; 2.421  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.519  ; 2.519  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.239  ; 2.239  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.100  ; 2.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 2.261  ; 2.261  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 2.113  ; 2.113  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.683  ; 2.683  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 2.762  ; 2.762  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 2.463  ; 2.463  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.724  ; 1.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.769  ; 1.769  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.780  ; 1.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.755  ; 1.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.784  ; 1.784  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.974  ; 1.974  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.874  ; 1.874  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.996  ; 1.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.873  ; 1.873  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.724  ; 1.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.727  ; 1.727  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.770  ; 1.770  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.753  ; 1.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.738  ; 2.738  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.833  ; 1.833  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.726  ; 2.726  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.213  ; 2.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.161  ; 2.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.787  ; 2.787  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 3.080  ; 3.080  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 3.102  ; 3.102  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.913  ; 2.913  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.787  ; 2.787  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.765  ; 2.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 3.182  ; 3.182  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.765  ; 2.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.956  ; 2.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.924  ; 2.924  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.763  ; 2.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 3.031  ; 3.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 3.077  ; 3.077  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 3.111  ; 3.111  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 3.031  ; 3.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 3.127  ; 3.127  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.696 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.762 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.762 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.754 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.754 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.726 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.696 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.736 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.736 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.037 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.037 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.916 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.916 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 2.338 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.701 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.836 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.846 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.833 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.843 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.953 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.953 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.162 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.071 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.701 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.915 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.935 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.711 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.711 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.807 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.696 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.762 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.762 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.754 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.754 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.726 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.696 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.736 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.736 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.037 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.037 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.916 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.916 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.884 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 2.338 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.701 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.836 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.846 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.833 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.843 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.953 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.953 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.162 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.071 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.813 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.701 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.915 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.935 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.711 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.711 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.807 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.696     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.762     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.762     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.754     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.754     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.726     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.696     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.736     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.736     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.037     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.037     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.916     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.916     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 2.338     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.701     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.836     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.846     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.833     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.843     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.953     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.953     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.162     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.071     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.701     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.915     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.935     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.711     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.711     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.807     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.696     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.762     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.762     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.754     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.754     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.726     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.696     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.736     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.736     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.037     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.037     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.916     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.916     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.884     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; SD_CMD       ; CLOCK_50   ; 2.338     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 1.701     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 1.836     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 1.846     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 1.833     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 1.843     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 1.953     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 1.953     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.162     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.071     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 1.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 1.813     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 1.701     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 1.915     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 1.935     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 1.711     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 1.711     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 1.807     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+------------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                            ;
+----------------------------------+----------+-------+----------+---------+---------------------+
; Clock                            ; Setup    ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+----------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; -6.710   ; 0.215 ; 10.172   ; 2.525   ; 3.236               ;
;  CLOCK_50                        ; N/A      ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 3.161    ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; -6.710   ; 0.215 ; 10.172   ; 2.525   ; 6.131               ;
; Design-wide TNS                  ; -659.658 ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A      ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000    ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; -659.658 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+----------+-------+----------+---------+---------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 8.101  ; 8.101  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.848  ; 7.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 8.101  ; 8.101  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.438  ; 7.438  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.425  ; 7.425  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.482  ; 7.482  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.452  ; 7.452  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.489  ; 7.489  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 7.613  ; 7.613  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.961  ; 6.961  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 6.939  ; 6.939  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 7.139  ; 7.139  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.031  ; 7.031  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.974  ; 6.974  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.179  ; 7.179  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 6.968  ; 6.968  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.161  ; 7.161  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 7.232  ; 7.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 7.232  ; 7.232  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.975  ; 7.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; 7.725  ; 7.725  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; 7.851  ; 7.851  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 7.975  ; 7.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 7.748  ; 7.748  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 7.785  ; 7.785  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 7.139  ; 7.139  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 7.744  ; 7.744  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 7.577  ; 7.577  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 7.567  ; 7.567  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 7.590  ; 7.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.975  ; 6.975  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 10.145 ; 10.145 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 7.329  ; 7.329  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.067  ; 7.067  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.289  ; 7.289  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 9.075  ; 9.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 8.886  ; 8.886  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 8.569  ; 8.569  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 8.830  ; 8.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 8.427  ; 8.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 9.075  ; 9.075  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 8.777  ; 8.777  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 8.937  ; 8.937  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 8.714  ; 8.714  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 8.703  ; 8.703  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 8.545  ; 8.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 8.745  ; 8.745  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 8.499  ; 8.499  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 9.069  ; 9.069  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 8.923  ; 8.923  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 8.880  ; 8.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 8.537  ; 8.537  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 6.896  ; 6.896  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.694 ; -3.694 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -4.123 ; -4.123 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -4.095 ; -4.095 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.929 ; -3.929 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.951 ; -3.951 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.940 ; -3.940 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.964 ; -3.964 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.974 ; -3.974 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.987 ; -3.987 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.694 ; -3.694 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.695 ; -3.695 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.813 ; -3.813 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.713 ; -3.713 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.827 ; -3.827 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.715 ; -3.715 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.814 ; -3.814 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.968 ; -3.968 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.968 ; -3.968 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.860 ; -3.860 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]   ; CLOCK_50   ; -4.209 ; -4.209 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]   ; CLOCK_50   ; -4.266 ; -4.266 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -4.356 ; -4.356 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -4.214 ; -4.214 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -4.283 ; -4.283 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.967 ; -3.967 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -4.235 ; -4.235 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -4.148 ; -4.148 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -4.143 ; -4.143 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -4.153 ; -4.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.860 ; -3.860 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.548 ; -4.548 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -4.037 ; -4.037 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.895 ; -3.895 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.062 ; -4.062 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -1.832 ; -1.832 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.423 ; -2.423 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.125 ; -2.125 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -1.881 ; -1.881 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.602 ; -2.602 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.106 ; -2.106 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -2.471 ; -2.471 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -2.101 ; -2.101 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -2.673 ; -2.673 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.371 ; -2.371 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.103 ; -2.103 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -1.832 ; -1.832 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.533 ; -2.533 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -2.111 ; -2.111 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -2.515 ; -2.515 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -2.040 ; -2.040 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -2.572 ; -2.572 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.783 ; -3.783 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 5.334  ; 5.334  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.969  ; 4.969  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.597  ; 4.597  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.616  ; 4.616  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.613  ; 4.613  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.947  ; 4.947  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 5.058  ; 5.058  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 5.334  ; 5.334  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 5.294  ; 5.294  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 5.323  ; 5.323  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 5.319  ; 5.319  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.627  ; 4.627  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 5.333  ; 5.333  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.066  ; 4.066  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.234  ; 4.234  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.016  ; 4.016  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.098  ; 5.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.695  ; 4.695  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.728  ; 4.728  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.723  ; 4.723  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.710  ; 4.710  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.044  ; 5.044  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.025  ; 5.025  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 5.098  ; 5.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.092  ; 5.092  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.686  ; 4.686  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.681  ; 4.681  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.324  ; 4.324  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.679  ; 4.679  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.668  ; 4.668  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.663  ; 4.663  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.675  ; 4.675  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.669  ; 4.669  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.388  ; 4.388  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.407  ; 4.407  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.740  ; 4.740  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.762  ; 4.762  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 5.546  ; 5.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 5.172  ; 5.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.172  ; 5.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.295  ; 8.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 7.563  ; 7.563  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 8.295  ; 8.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 7.508  ; 7.508  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 6.653  ; 6.653  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 6.596  ; 6.596  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 6.263  ; 6.263  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 6.610  ; 6.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 6.610  ; 6.610  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 7.236  ; 7.236  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 7.882  ; 7.882  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 5.735  ; 5.735  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.287  ; 5.287  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 5.774  ; 5.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 12.339 ; 12.339 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.816  ; 8.816  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 8.789  ; 8.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.938  ; 8.938  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.086  ; 9.086  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 8.932  ; 8.932  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 10.025 ; 10.025 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 10.721 ; 10.721 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.558  ; 8.558  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.432  ; 8.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 8.244  ; 8.244  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 8.715  ; 8.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 8.346  ; 8.346  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 7.436  ; 7.436  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 7.883  ; 7.883  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 7.845  ; 7.845  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 12.339 ; 12.339 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 11.981 ; 11.981 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 9.689  ; 9.689  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.799  ; 4.799  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.213  ; 4.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.225  ; 4.225  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.190  ; 4.190  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.200  ; 4.200  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.242  ; 4.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.766  ; 4.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.503  ; 4.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.799  ; 4.799  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.509  ; 4.509  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.488  ; 4.488  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.160  ; 4.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.163  ; 4.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.221  ; 4.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.195  ; 4.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.199  ; 4.199  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.184  ; 4.184  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 9.264  ; 9.264  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 4.437  ; 4.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 9.253  ; 9.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.372  ; 5.372  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.142  ; 5.142  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 11.053 ; 11.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 10.722 ; 10.722 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 11.053 ; 11.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 11.033 ; 11.033 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 10.620 ; 10.620 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 12.053 ; 12.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 12.053 ; 12.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 11.183 ; 11.183 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 11.262 ; 11.262 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 10.300 ; 10.300 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 6.816  ; 6.816  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 12.276 ; 12.276 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 11.576 ; 11.576 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 12.276 ; 12.276 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 11.485 ; 11.485 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 11.210 ; 11.210 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.140  ; 5.140  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.830  ; 1.830  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.830  ; 1.830  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.952  ; 1.952  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 2.018  ; 2.018  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 2.127  ; 2.127  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 2.107  ; 2.107  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 2.124  ; 2.124  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 2.115  ; 2.115  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.851  ; 1.851  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 2.124  ; 2.124  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.639  ; 1.639  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 1.756  ; 1.756  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.600  ; 1.600  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.731  ; 1.731  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.888  ; 1.888  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.906  ; 1.906  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.903  ; 1.903  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.900  ; 1.900  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.028  ; 2.028  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.004  ; 2.004  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 2.063  ; 2.063  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.062  ; 2.062  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.876  ; 1.876  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.873  ; 1.873  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.731  ; 1.731  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.866  ; 1.866  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.870  ; 1.870  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.866  ; 1.866  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.759  ; 1.759  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.889  ; 1.889  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.912  ; 1.912  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.251  ; 2.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.191  ; 2.191  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.588  ; 2.588  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.979  ; 2.979  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.305  ; 3.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 3.012  ; 3.012  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.742  ; 2.742  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.721  ; 2.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.588  ; 2.588  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.724  ; 2.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.724  ; 2.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 3.034  ; 3.034  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 3.326  ; 3.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.318  ; 2.318  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.157  ; 2.157  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.339  ; 2.339  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.100  ; 2.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 2.766  ; 2.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 2.655  ; 2.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.805  ; 2.805  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.848  ; 2.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 2.533  ; 2.533  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.254  ; 2.254  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.348  ; 2.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.550  ; 2.550  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.432  ; 2.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.421  ; 2.421  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.519  ; 2.519  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.239  ; 2.239  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.100  ; 2.100  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 2.261  ; 2.261  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 2.113  ; 2.113  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.683  ; 2.683  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 2.762  ; 2.762  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 2.463  ; 2.463  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.724  ; 1.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.769  ; 1.769  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.780  ; 1.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.755  ; 1.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.765  ; 1.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.784  ; 1.784  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.974  ; 1.974  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.874  ; 1.874  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.996  ; 1.996  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.873  ; 1.873  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.863  ; 1.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.724  ; 1.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.727  ; 1.727  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.770  ; 1.770  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.750  ; 1.750  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 1.753  ; 1.753  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.738  ; 2.738  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 1.833  ; 1.833  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.726  ; 2.726  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.213  ; 2.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.161  ; 2.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.787  ; 2.787  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 3.080  ; 3.080  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 3.102  ; 3.102  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.913  ; 2.913  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.787  ; 2.787  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.765  ; 2.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 3.182  ; 3.182  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.765  ; 2.765  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.956  ; 2.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.924  ; 2.924  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.763  ; 2.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 3.031  ; 3.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 3.077  ; 3.077  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 3.111  ; 3.111  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 3.031  ; 3.031  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 3.127  ; 3.127  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.172  ; 2.172  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 2132     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 2930345  ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2280     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 123      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 2132     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 2930345  ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 5237     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 5237     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 35    ; 35   ;
; Unconstrained Input Port Paths  ; 74    ; 74   ;
; Unconstrained Output Ports      ; 106   ; 106  ;
; Unconstrained Output Port Paths ; 427   ; 427  ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Fri Oct 31 19:03:23 2014
Info: Command: quartus_sta atari5200core -c atari5200core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari5200core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -6.710
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -6.710      -659.658 pll|altpll_component|pll|clk[1] 
    Info (332119):     3.161         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 10.172
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    10.172         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 4.743
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     4.743         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -1.497
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -1.497      -106.133 pll|altpll_component|pll|clk[1] 
    Info (332119):     6.555         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 13.816
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    13.816         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 2.525
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     2.525         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 426 megabytes
    Info: Processing ended: Fri Oct 31 19:03:28 2014
    Info: Elapsed time: 00:00:05
    Info: Total CPU time (on all processors): 00:00:05


