TimeQuest Timing Analyzer report for atari800core
Sun Oct  5 21:38:41 2014
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Propagation Delay
 26. Minimum Propagation Delay
 27. Output Enable Times
 28. Minimum Output Enable Times
 29. Output Disable Times
 30. Minimum Output Disable Times
 31. Fast Model Setup Summary
 32. Fast Model Hold Summary
 33. Fast Model Recovery Summary
 34. Fast Model Removal Summary
 35. Fast Model Minimum Pulse Width Summary
 36. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 37. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 38. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 39. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 41. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 43. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 44. Fast Model Minimum Pulse Width: 'CLOCK_50'
 45. Setup Times
 46. Hold Times
 47. Clock to Output Times
 48. Minimum Clock to Output Times
 49. Propagation Delay
 50. Minimum Propagation Delay
 51. Output Enable Times
 52. Minimum Output Enable Times
 53. Output Disable Times
 54. Minimum Output Disable Times
 55. Multicorner Timing Analysis Summary
 56. Setup Times
 57. Hold Times
 58. Clock to Output Times
 59. Minimum Clock to Output Times
 60. Progagation Delay
 61. Minimum Progagation Delay
 62. Setup Transfers
 63. Hold Transfers
 64. Recovery Transfers
 65. Removal Transfers
 66. Report TCCS
 67. Report RSKM
 68. Unconstrained Paths
 69. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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programming logic devices manufactured by Altera and sold by 
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; TimeQuest Timing Analyzer Summary                                                      ;
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; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari800core                                                      ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
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+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.08        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ;   8.3%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+------------------------------------------------------+
; SDC File List                                        ;
+------------------+--------+--------------------------+
; SDC File Path    ; Status ; Read at                  ;
+------------------+--------+--------------------------+
; atari800core.sdc ; OK     ; Sun Oct  5 21:38:31 2014 ;
+------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+-----------------------------------------------------------------------+
; Slow Model Fmax Summary                                               ;
+------------+-----------------+---------------------------------+------+
; Fmax       ; Restricted Fmax ; Clock Name                      ; Note ;
+------------+-----------------+---------------------------------+------+
; 59.07 MHz  ; 59.07 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 169.49 MHz ; 169.49 MHz      ; pll|altpll_component|pll|clk[0] ;      ;
+------------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+----------------------------------------------------------+
; Slow Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -9.062 ; -1023.893     ;
; pll|altpll_component|pll|clk[0] ; 2.795  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Recovery Summary                             ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 9.625 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 3.948 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                    ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                               ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -9.062 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 11.570     ;
; -9.058 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 11.561     ;
; -9.027 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.531     ;
; -8.969 ; SRAM_DQ[14] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.473     ;
; -8.964 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 11.467     ;
; -8.946 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.450     ;
; -8.936 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.440     ;
; -8.930 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 11.443     ;
; -8.917 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.112      ; 11.432     ;
; -8.906 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 11.414     ;
; -8.901 ; SRAM_DQ[13] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 11.404     ;
; -8.882 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 11.395     ;
; -8.874 ; SRAM_DQ[9]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 11.387     ;
; -8.861 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 11.364     ;
; -8.852 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.356     ;
; -8.845 ; SRAM_DQ[2]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.349     ;
; -8.842 ; SRAM_DQ[11] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.346     ;
; -8.841 ; SRAM_DQ[14] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.345     ;
; -8.836 ; SRAM_DQ[0]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.340     ;
; -8.834 ; SRAM_DQ[11] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.338     ;
; -8.823 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.327     ;
; -8.822 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.326     ;
; -8.820 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.101      ; 11.324     ;
; -8.809 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[11] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 11.319     ;
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; -8.531 ; SRAM_DQ[1]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[11] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 11.041     ;
; -8.526 ; SRAM_DQ[3]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 11.029     ;
; -8.526 ; SRAM_DQ[12] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 11.034     ;
; -8.520 ; SRAM_DQ[14] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 11.028     ;
; -8.515 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[38] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.107      ; 11.025     ;
; -8.512 ; SRAM_DQ[13] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 11.025     ;
; -8.508 ; SRAM_DQ[2]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 11.011     ;
; -8.508 ; SRAM_DQ[9]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.105      ; 11.016     ;
; -8.505 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.095      ; 11.003     ;
; -8.504 ; SRAM_DQ[2]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 11.007     ;
; -8.494 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.095      ; 10.992     ;
; -8.456 ; SRAM_DQ[9]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[30] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.108      ; 10.967     ;
; -8.448 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.112      ; 10.963     ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                           ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.795 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.942      ;
; 2.939 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.799      ;
; 2.954 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 5.802      ;
; 2.977 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.762      ;
; 2.993 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 5.737      ;
; 3.153 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.584      ;
; 3.160 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.026      ; 5.599      ;
; 3.164 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.576      ;
; 3.165 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.572      ;
; 3.173 ; sdram_statemachine:sdram_adaptor|delay_reg[4]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.566      ;
; 3.220 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.517      ;
; 3.291 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 5.440      ;
; 3.297 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.005      ; 5.441      ;
; 3.333 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.404      ;
; 3.334 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.023      ; 5.422      ;
; 3.335 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.404      ;
; 3.339 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.022      ; 5.416      ;
; 3.353 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.384      ;
; 3.358 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.374      ;
; 3.390 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.347      ;
; 3.390 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.347      ;
; 3.398 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.342      ;
; 3.421 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.316      ;
; 3.475 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 5.254      ;
; 3.509 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.223      ;
; 3.522 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 5.218      ;
; 3.531 ; sdram_statemachine:sdram_adaptor|delay_reg[4]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.006      ; 5.208      ;
; 3.536 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.201      ;
; 3.538 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.199      ;
; 3.548 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.025      ; 5.210      ;
; 3.555 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 5.174      ;
; 3.562 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.170      ;
; 3.605 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.132      ;
; 3.635 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 5.094      ;
; 3.658 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.079      ;
; 3.659 ; sdram_statemachine:sdram_adaptor|delay_reg[4]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.001     ; 5.073      ;
; 3.696 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.022      ; 5.059      ;
; 3.709 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 5.025      ;
; 3.715 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 5.014      ;
; 3.717 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 5.020      ;
; 3.719 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.022      ; 5.036      ;
; 3.739 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.998      ;
; 3.742 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.992      ;
; 3.756 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 4.984      ;
; 3.773 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.957      ;
; 3.777 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.957      ;
; 3.781 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.949      ;
; 3.782 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.951      ;
; 3.795 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.934      ;
; 3.801 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.933      ;
; 3.853 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.877      ;
; 3.871 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.025      ; 4.887      ;
; 3.875 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.854      ;
; 3.889 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.845      ;
; 3.900 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.829      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.912 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.824      ;
; 3.922 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.812      ;
; 3.933 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.797      ;
; 3.953 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 4.771      ;
; 3.957 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.777      ;
; 3.963 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.004      ; 4.774      ;
; 3.980 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.749      ;
; 3.981 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.753      ;
; 4.013 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.717      ;
; 4.014 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.720      ;
; 4.044 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.690      ;
; 4.047 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.687      ;
; 4.048 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.681      ;
; 4.049 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.680      ;
; 4.059 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.670      ;
; 4.059 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.670      ;
; 4.059 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.670      ;
; 4.059 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.670      ;
; 4.059 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.670      ;
; 4.060 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.669      ;
; 4.076 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.022      ; 4.679      ;
; 4.079 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 4.652      ;
; 4.093 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.637      ;
; 4.095 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.639      ;
; 4.100 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.630      ;
; 4.100 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.634      ;
; 4.104 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.630      ;
; 4.118 ; sdram_statemachine:sdram_adaptor|READ_EN_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.022      ; 4.637      ;
; 4.128 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.601      ;
; 4.140 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 4.589      ;
; 4.151 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.583      ;
; 4.157 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.577      ;
; 4.157 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|udqm_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 4.567      ;
; 4.157 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 4.577      ;
; 4.173 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 4.557      ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
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; 0.770 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.055      ;
; 0.770 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.055      ;
; 0.771 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[24]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.056      ;
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; 0.771 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.056      ;
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; 0.976 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.262      ;
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; 0.984 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.270      ;
; 0.985 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.271      ;
; 0.985 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.271      ;
; 1.001 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.287      ;
; 1.004 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.289      ;
; 1.006 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[30]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.291      ;
; 1.010 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[20]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.295      ;
; 1.013 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.298      ;
; 1.021 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.307      ;
; 1.021 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.306      ;
; 1.022 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.308      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.023 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.309      ;
; 1.024 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.310      ;
; 1.024 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.310      ;
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; 1.025 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.311      ;
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; 1.038 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.324      ;
; 1.038 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.324      ;
; 1.040 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.326      ;
; 1.051 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.337      ;
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; 1.183 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.469      ;
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; 1.203 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.002     ; 1.487      ;
; 1.203 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.487      ;
; 1.210 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.497      ;
; 1.216 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.011      ; 1.512      ;
; 1.217 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.011      ; 1.513      ;
; 1.219 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.011      ; 1.515      ;
; 1.220 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.011      ; 1.516      ;
; 1.222 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.011      ; 1.518      ;
; 1.231 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.517      ;
; 1.232 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.518      ;
; 1.235 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.521      ;
; 1.258 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.545      ;
; 1.259 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.546      ;
; 1.262 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.549      ;
; 1.262 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.546      ;
; 1.264 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.551      ;
; 1.264 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.551      ;
; 1.266 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.553      ;
; 1.267 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.554      ;
; 1.268 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.555      ;
; 1.272 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.560      ;
; 1.273 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.561      ;
; 1.276 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[4]           ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.017      ; 1.578      ;
; 1.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.571      ;
; 1.283 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.571      ;
; 1.294 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.581      ;
; 1.338 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.014      ; 1.637      ;
; 1.338 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.014      ; 1.637      ;
; 1.342 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.629      ;
; 1.342 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.629      ;
; 1.342 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.629      ;
; 1.342 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.629      ;
; 1.342 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 1.629      ;
; 1.348 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.633      ;
; 1.390 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.678      ;
; 1.398 ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.683      ;
; 1.408 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.694      ;
; 1.410 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.698      ;
; 1.411 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.697      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.417 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.703      ;
; 1.418 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.706      ;
; 1.419 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.002      ; 1.707      ;
; 1.434 ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.720      ;
; 1.445 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.010      ; 1.740      ;
; 1.449 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.003      ; 1.738      ;
; 1.454 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.740      ;
; 1.455 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.741      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.456 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.742      ;
; 1.457 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.743      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                                       ;
+-------+----------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                                ; To Node                                                                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                                       ; i2sslave:audio_codec_data|CLK_FAKE                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                                  ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[0]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[2]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[3]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[3]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[4]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[4]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[5]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[5]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
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; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[11]                                                  ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[11]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
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; 0.445 ; atari800core:atari800|antic:antic1|dmactl_raw_reg[1]                                                     ; atari800core:atari800|antic:antic1|dmactl_raw_reg[1]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                                          ; atari800core:atari800|address_decoder:mmu1|antic_fetch_real_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                                            ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[25]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                                             ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[9]                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                                            ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[17]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
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; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                                         ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[18]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                                         ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[22]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                         ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[21]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[5]                                                   ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[5]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[5]                                      ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[5]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                                      ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[7]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]                                                   ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[7]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                                      ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[6]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                                   ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[6]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[4]                                      ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[4]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|CartLogic:emu_cart|cfg_enable                                 ; atari800core:atari800|address_decoder:mmu1|CartLogic:emu_cart|cfg_enable                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[10]                                                  ; atari800core:atari800|address_decoder:mmu1|ADDR_reg[10]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                                            ; atari800core:atari800|address_decoder:mmu1|DATA_WRITE_reg[16]                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|address_decoder:mmu1|CartLogic:emu_cart|cfg_bank[14]                               ; atari800core:atari800|address_decoder:mmu1|CartLogic:emu_cart|cfg_bank[14]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|shared_enable:enables|oldcpu_pending_reg                                           ; atari800core:atari800|shared_enable:enables|oldcpu_pending_reg                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|pokey:pokey1|pot_reset_reg                                                         ; atari800core:atari800|pokey:pokey1|pot_reset_reg                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_bitcount_reg[0]                               ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_bitcount_reg[0]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_bitcount_reg[2]                               ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_bitcount_reg[2]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_bitcount_reg[3]                               ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_bitcount_reg[3]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0] ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1] ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[0]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[0]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[1]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[1]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[3]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[3]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[2]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[2]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[5]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[4]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
+-------+----------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 9.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 7.803      ;
; 9.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 7.803      ;
; 9.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 7.803      ;
; 9.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 7.803      ;
; 9.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[22]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 7.803      ;
; 9.625 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[23]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 7.803      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[12]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.029     ; 7.436      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[13]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.029     ; 7.436      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[13]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.029     ; 7.436      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[12]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.029     ; 7.436      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_reg                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_sync_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_clock_last_reg                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_holding_full_reg                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_shift_reg[9]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_active_reg                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serial_out_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|twotone_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|sio_out_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[10]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[9]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[11]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.964 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_clock_reg                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.028     ; 7.437      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 7.460      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[10]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[11]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[10]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[11]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[14]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[15]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[14]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.019     ; 7.444      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[15]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 7.456      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|busy                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 7.456      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_reg                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[8]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[9]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.020     ; 7.443      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[29]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 7.446      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.449      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.449      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[3]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.454      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[5]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.454      ;
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; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.453      ;
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; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.453      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.009     ; 7.454      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.453      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.453      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.453      ;
; 9.966 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 7.453      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                               ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_address_reg[8]                                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.017     ; 4.217      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[45]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|delay_line:wsync_delay|shift_reg[44]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[62][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[61][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[49][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[48][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[47][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[46][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[45][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[44][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[43][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[42][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[41][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[40][5]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|chbase_raw_reg[4]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[63][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[62][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[61][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[60][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[59][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[58][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[57][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[56][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[55][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[54][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[53][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[52][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[51][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[50][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[49][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.013     ; 4.221      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[32][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[31][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[30][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[29][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[28][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[27][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[26][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[25][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[24][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[23][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[22][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[21][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[20][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[19][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[18][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[17][3]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 4.222      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|syncreset_enable_divider:enable_15_div|enabled_out_reg                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[15]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[14]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[13]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[12]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[11]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[8]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.022     ; 4.212      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot0_reg[0]                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizep0_delay|shift_reg[0][1]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hscrol_reg[1]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hscrol_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|hscrol_reg[2]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|playfield_display_active_reg                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.016     ; 4.218      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[0][3]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[2][2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[1][2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[0][2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[0][6]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposm2_raw_reg[7]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[4][7]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[3][7]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[2][7]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[1][7]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[0][7]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposm2_raw_reg[2]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[4][2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[3][2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[2][2]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposm2_raw_reg[4]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[4][4]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[3][4]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|sizem_raw_reg[4]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.024     ; 4.210      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|sizem_raw_reg[0]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.024     ; 4.210      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[3][0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.024     ; 4.210      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[2][0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.024     ; 4.210      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:sizem_delay|shift_reg[1][0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.024     ; 4.210      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposm1_raw_reg[4]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[4][4]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[3][4]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[2][4]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm1_delay|shift_reg[1][4]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposm3_raw_reg[2]                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.019     ; 4.215      ;
; 3.948 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|sizem_raw_reg[6]                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.024     ; 4.210      ;
+-------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~portb_address_reg4  ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_address_reg10 ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg6  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg7  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg8  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg9  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_datain_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_datain_reg1   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg10 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg3  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 8.102  ; 8.102  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.098  ; 7.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 6.978  ; 6.978  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 6.845  ; 6.845  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.041  ; 7.041  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.162  ; 7.162  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.084  ; 7.084  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.143  ; 7.143  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 6.971  ; 6.971  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.592  ; 7.592  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.436  ; 7.436  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 8.102  ; 8.102  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.345  ; 7.345  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.914  ; 6.914  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.308  ; 7.308  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 6.791  ; 6.791  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.161  ; 7.161  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 9.421  ; 9.421  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.234  ; 6.234  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.906  ; 6.906  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 7.569  ; 7.569  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 7.213  ; 7.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.925  ; 6.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 7.181  ; 7.181  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.794  ; 6.794  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 9.421  ; 9.421  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 6.086  ; 6.086  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.821  ; 5.821  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.498  ; 7.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 6.998  ; 6.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 7.214  ; 7.214  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 6.559  ; 6.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 6.947  ; 6.947  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 7.039  ; 7.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 7.472  ; 7.472  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 6.599  ; 6.599  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 6.520  ; 6.520  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 6.107  ; 6.107  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 5.830  ; 5.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 6.094  ; 6.094  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 7.156  ; 7.156  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 6.639  ; 6.639  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 7.498  ; 7.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 7.427  ; 7.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.935  ; 8.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 6.943  ; 6.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 6.357  ; 6.357  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.718  ; 7.718  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 11.427 ; 11.427 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 11.201 ; 11.201 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 11.076 ; 11.076 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 11.210 ; 11.210 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 11.083 ; 11.083 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 11.188 ; 11.188 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 11.423 ; 11.423 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 11.217 ; 11.217 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 11.161 ; 11.161 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 11.392 ; 11.392 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 11.239 ; 11.239 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 11.071 ; 11.071 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 11.207 ; 11.207 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 11.096 ; 11.096 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 11.266 ; 11.266 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 11.334 ; 11.334 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 11.427 ; 11.427 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 16.383 ; 16.383 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 7.121  ; 7.121  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 5.462  ; 5.462  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 2.793  ; 2.793  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 6.401  ; 6.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 16.383 ; 16.383 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 13.867 ; 13.867 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.228  ; 7.228  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -6.341 ; -6.341 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -6.527 ; -6.527 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -6.341 ; -6.341 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -6.555 ; -6.555 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -6.496 ; -6.496 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -6.682 ; -6.682 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -6.489 ; -6.489 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -6.547 ; -6.547 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -6.379 ; -6.379 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.959 ; -6.959 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.776 ; -6.776 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -7.022 ; -7.022 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.562 ; -6.562 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.646 ; -6.646 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -6.802 ; -6.802 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -6.410 ; -6.410 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -6.489 ; -6.489 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -5.573 ; -5.573 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -5.986 ; -5.986 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -6.658 ; -6.658 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -7.321 ; -7.321 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -6.965 ; -6.965 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -6.677 ; -6.677 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -6.933 ; -6.933 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -6.546 ; -6.546 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -9.173 ; -9.173 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -5.838 ; -5.838 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -5.573 ; -5.573 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -5.582 ; -5.582 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -6.534 ; -6.534 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -6.750 ; -6.750 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -6.966 ; -6.966 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -6.311 ; -6.311 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -6.699 ; -6.699 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -6.791 ; -6.791 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -7.224 ; -7.224 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -6.351 ; -6.351 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -6.272 ; -6.272 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -5.859 ; -5.859 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -5.582 ; -5.582 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -5.846 ; -5.846 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -6.908 ; -6.908 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -6.391 ; -6.391 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -7.250 ; -7.250 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -7.179 ; -7.179 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -7.179 ; -7.179 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -6.695 ; -6.695 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -6.109 ; -6.109 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -7.470 ; -7.470 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -5.578 ; -5.578 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.772 ; -5.772 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.578 ; -5.578 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -6.146 ; -6.146 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.934 ; -5.934 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.586 ; -5.586 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.876 ; -5.876 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -5.595 ; -5.595 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.870 ; -5.870 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -5.624 ; -5.624 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -5.937 ; -5.937 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -6.065 ; -6.065 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -5.796 ; -5.796 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -5.589 ; -5.589 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -6.038 ; -6.038 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -5.734 ; -5.734 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -6.190 ; -6.190 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -2.545 ; -2.545 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -3.574 ; -3.574 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -5.175 ; -5.175 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -2.545 ; -2.545 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -3.814 ; -3.814 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -3.549 ; -3.549 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -6.201 ; -6.201 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -6.980 ; -6.980 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.976  ; 4.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.968  ; 4.968  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.961  ; 4.961  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.575  ; 4.575  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.572  ; 4.572  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.829  ; 4.829  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.957  ; 4.957  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.939  ; 4.939  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.621  ; 4.621  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.960  ; 4.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.876  ; 4.876  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.603  ; 4.603  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.116  ; 5.116  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.132  ; 4.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.719  ; 5.719  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.245  ; 5.245  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.233  ; 5.233  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.528  ; 4.528  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.242  ; 5.242  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.231  ; 5.231  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.205  ; 5.205  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.976  ; 4.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.219  ; 5.219  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.619  ; 5.619  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.585  ; 5.585  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 5.604  ; 5.604  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.719  ; 5.719  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.237  ; 5.237  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.234  ; 5.234  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.326  ; 5.326  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.228  ; 5.228  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.973  ; 4.973  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.603  ; 4.603  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.289  ; 5.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.697  ; 4.697  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.965  ; 4.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 14.461 ; 14.461 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 4.891  ; 4.891  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 4.877  ; 4.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.789  ; 5.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 14.461 ; 14.461 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 12.410 ; 12.410 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 11.600 ; 11.600 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 11.450 ; 11.450 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 10.414 ; 10.414 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 11.541 ; 11.541 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 11.776 ; 11.776 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 11.700 ; 11.700 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 9.649  ; 9.649  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 9.471  ; 9.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 8.629  ; 8.629  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 9.317  ; 9.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 12.716 ; 12.716 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 9.451  ; 9.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 9.023  ; 9.023  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 8.690  ; 8.690  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 8.997  ; 8.997  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 9.044  ; 9.044  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 8.581  ; 8.581  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 8.108  ; 8.108  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 10.645 ; 10.645 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 11.206 ; 11.206 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 8.688  ; 8.688  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 8.674  ; 8.674  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 5.080  ; 5.080  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 7.248  ; 7.248  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 6.485  ; 6.485  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 6.211  ; 6.211  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 5.878  ; 5.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 5.796  ; 5.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 6.545  ; 6.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 6.603  ; 6.603  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 5.956  ; 5.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.578  ; 6.578  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.859  ; 6.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 7.248  ; 7.248  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 5.926  ; 5.926  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 5.560  ; 5.560  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 6.204  ; 6.204  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 5.560  ; 5.560  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 5.998  ; 5.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 6.164  ; 6.164  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 6.242  ; 6.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.495  ; 4.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.520  ; 4.520  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 6.390  ; 6.390  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.952  ; 5.952  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.398  ; 6.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 15.943 ; 15.943 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 11.353 ; 11.353 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 10.347 ; 10.347 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 10.364 ; 10.364 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.061  ; 9.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 10.452 ; 10.452 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 8.919  ; 8.919  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 9.286  ; 9.286  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 9.483  ; 9.483  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 10.865 ; 10.865 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 10.980 ; 10.980 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.672  ; 9.672  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 9.251  ; 9.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 9.756  ; 9.756  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 15.629 ; 15.629 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 15.506 ; 15.506 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 15.075 ; 15.075 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 14.986 ; 14.986 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 15.943 ; 15.943 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.012  ; 5.012  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.780  ; 4.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.763  ; 4.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.503  ; 4.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.207  ; 4.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.535  ; 4.535  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.249  ; 4.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.233  ; 4.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.510  ; 4.510  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.468  ; 4.468  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.719  ; 4.719  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.473  ; 4.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.479  ; 4.479  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.823  ; 4.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.012  ; 5.012  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 10.298 ; 10.298 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.042  ; 6.042  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 10.018 ; 10.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 8.185  ; 8.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.759  ; 5.759  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 6.185  ; 6.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 6.185  ; 6.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 5.542  ; 5.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 5.860  ; 5.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 5.611  ; 5.611  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 6.495  ; 6.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 6.095  ; 6.095  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 5.070  ; 5.070  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 5.900  ; 5.900  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 6.495  ; 6.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.655  ; 5.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 6.538  ; 6.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 5.868  ; 5.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 6.538  ; 6.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 5.580  ; 5.580  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 5.576  ; 5.576  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 6.268  ; 6.268  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.572  ; 4.572  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.976  ; 4.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.968  ; 4.968  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.961  ; 4.961  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.575  ; 4.575  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.572  ; 4.572  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.829  ; 4.829  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.957  ; 4.957  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.939  ; 4.939  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.621  ; 4.621  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.960  ; 4.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.876  ; 4.876  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.603  ; 4.603  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.116  ; 5.116  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.132  ; 4.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.528  ; 4.528  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.245  ; 5.245  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.233  ; 5.233  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.528  ; 4.528  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.242  ; 5.242  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.231  ; 5.231  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.205  ; 5.205  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.976  ; 4.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.219  ; 5.219  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.619  ; 5.619  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.585  ; 5.585  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 5.604  ; 5.604  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.719  ; 5.719  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.237  ; 5.237  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.234  ; 5.234  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.326  ; 5.326  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.228  ; 5.228  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.973  ; 4.973  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.603  ; 4.603  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.289  ; 5.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.697  ; 4.697  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.965  ; 4.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 4.877  ; 4.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 4.891  ; 4.891  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 4.877  ; 4.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.789  ; 5.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 7.715  ; 7.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 8.823  ; 8.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 6.779  ; 6.779  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 6.889  ; 6.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 6.057  ; 6.057  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 6.838  ; 6.838  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 7.423  ; 7.423  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 7.003  ; 7.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 7.260  ; 7.260  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 7.151  ; 7.151  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 5.849  ; 5.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 7.050  ; 7.050  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 8.836  ; 8.836  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 7.447  ; 7.447  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 6.217  ; 6.217  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 6.273  ; 6.273  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 6.109  ; 6.109  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 6.107  ; 6.107  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 6.040  ; 6.040  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 5.577  ; 5.577  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 6.082  ; 6.082  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 5.829  ; 5.829  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 5.830  ; 5.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 5.221  ; 5.221  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 5.080  ; 5.080  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 5.453  ; 5.453  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 6.485  ; 6.485  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 6.211  ; 6.211  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 5.878  ; 5.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 5.796  ; 5.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 6.545  ; 6.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 5.836  ; 5.836  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 5.956  ; 5.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.366  ; 6.366  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.291  ; 6.291  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 5.835  ; 5.835  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 5.926  ; 5.926  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 5.560  ; 5.560  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 5.453  ; 5.453  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 5.560  ; 5.560  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 5.822  ; 5.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 5.635  ; 5.635  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 6.065  ; 6.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.495  ; 4.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.520  ; 4.520  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 6.390  ; 6.390  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.952  ; 5.952  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.398  ; 6.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 6.398  ; 6.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 9.033  ; 9.033  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 7.567  ; 7.567  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.097  ; 8.097  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 7.057  ; 7.057  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 7.646  ; 7.646  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 6.502  ; 6.502  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 6.398  ; 6.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 6.546  ; 6.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.324  ; 8.324  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 7.527  ; 7.527  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 6.814  ; 6.814  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 6.720  ; 6.720  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 7.574  ; 7.574  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 8.664  ; 8.664  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 8.453  ; 8.453  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 7.231  ; 7.231  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 7.469  ; 7.469  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 9.340  ; 9.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.207  ; 4.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.780  ; 4.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.763  ; 4.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.503  ; 4.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.207  ; 4.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.535  ; 4.535  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.249  ; 4.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.233  ; 4.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.510  ; 4.510  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.468  ; 4.468  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.719  ; 4.719  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.473  ; 4.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.479  ; 4.479  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.823  ; 4.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.012  ; 5.012  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 7.909  ; 7.909  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.042  ; 6.042  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 7.629  ; 7.629  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 8.185  ; 8.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.759  ; 5.759  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 5.542  ; 5.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 6.185  ; 6.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 5.542  ; 5.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 5.860  ; 5.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 5.611  ; 5.611  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 5.070  ; 5.070  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 6.095  ; 6.095  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 5.070  ; 5.070  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 5.900  ; 5.900  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 6.495  ; 6.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.655  ; 5.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 5.576  ; 5.576  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 5.868  ; 5.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 6.538  ; 6.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 5.580  ; 5.580  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 5.576  ; 5.576  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 6.268  ; 6.268  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------+
; Propagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[8]   ; 6.803  ; 6.803  ; 6.803  ; 6.803  ;
; SW[4]      ; GPIO_0[10]  ; 6.817  ; 6.817  ; 6.817  ; 6.817  ;
; SW[4]      ; GPIO_0[11]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[12]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[13]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[14]  ; 9.655  ; 9.655  ; 9.655  ; 9.655  ;
; SW[4]      ; GPIO_0[15]  ; 9.645  ; 9.645  ; 9.645  ; 9.645  ;
; SW[4]      ; GPIO_0[16]  ; 9.730  ; 9.730  ; 9.730  ; 9.730  ;
; SW[4]      ; GPIO_0[17]  ; 6.373  ; 6.373  ; 6.373  ; 6.373  ;
; SW[4]      ; GPIO_0[18]  ; 6.333  ; 6.333  ; 6.333  ; 6.333  ;
; SW[4]      ; GPIO_0[19]  ; 6.363  ; 6.363  ; 6.363  ; 6.363  ;
; SW[4]      ; GPIO_0[20]  ; 6.323  ; 6.323  ; 6.323  ; 6.323  ;
; SW[4]      ; GPIO_0[21]  ; 6.323  ; 6.323  ; 6.323  ; 6.323  ;
; SW[4]      ; GPIO_0[23]  ; 6.240  ; 6.240  ; 6.240  ; 6.240  ;
; SW[4]      ; GPIO_0[24]  ; 6.354  ; 6.354  ; 6.354  ; 6.354  ;
; SW[4]      ; GPIO_0[25]  ; 6.354  ; 6.354  ; 6.354  ; 6.354  ;
; SW[4]      ; GPIO_0[26]  ; 6.313  ; 6.313  ; 6.313  ; 6.313  ;
; SW[4]      ; GPIO_0[27]  ; 6.341  ; 6.341  ; 6.341  ; 6.341  ;
; SW[4]      ; GPIO_0[28]  ; 6.733  ; 6.733  ; 6.733  ; 6.733  ;
; SW[4]      ; GPIO_0[29]  ; 6.733  ; 6.733  ; 6.733  ; 6.733  ;
; SW[4]      ; GPIO_0[30]  ; 9.923  ; 9.923  ; 9.923  ; 9.923  ;
; SW[4]      ; GPIO_0[31]  ; 10.322 ; 10.322 ; 10.322 ; 10.322 ;
; SW[4]      ; GPIO_0[32]  ; 6.315  ; 6.315  ; 6.315  ; 6.315  ;
; SW[4]      ; GPIO_0[33]  ; 6.315  ; 6.315  ; 6.315  ; 6.315  ;
; SW[4]      ; GPIO_0[34]  ; 6.703  ; 6.703  ; 6.703  ; 6.703  ;
; SW[4]      ; GPIO_1[0]   ;        ; 8.350  ; 8.350  ;        ;
; SW[4]      ; GPIO_1[1]   ;        ; 7.814  ; 7.814  ;        ;
; SW[4]      ; GPIO_1[2]   ;        ; 8.106  ; 8.106  ;        ;
; SW[4]      ; GPIO_1[3]   ;        ; 7.864  ; 7.864  ;        ;
; SW[4]      ; GPIO_1[4]   ;        ; 8.058  ; 8.058  ;        ;
; SW[4]      ; GPIO_1[5]   ;        ; 8.382  ; 8.382  ;        ;
; SW[4]      ; GPIO_1[20]  ;        ; 8.343  ; 8.343  ;        ;
; SW[4]      ; GPIO_1[21]  ;        ; 7.823  ; 7.823  ;        ;
; SW[4]      ; GPIO_1[22]  ;        ; 8.876  ; 8.876  ;        ;
; SW[4]      ; GPIO_1[23]  ;        ; 8.454  ; 8.454  ;        ;
; SW[4]      ; GPIO_1[24]  ;        ; 7.993  ; 7.993  ;        ;
; SW[4]      ; GPIO_1[26]  ;        ; 7.793  ; 7.793  ;        ;
; SW[4]      ; GPIO_1[27]  ;        ; 7.427  ; 7.427  ;        ;
; SW[4]      ; GPIO_1[28]  ;        ; 7.611  ; 7.611  ;        ;
; SW[4]      ; GPIO_1[29]  ;        ; 7.427  ; 7.427  ;        ;
; SW[4]      ; GPIO_1[30]  ;        ; 8.327  ; 8.327  ;        ;
; SW[4]      ; GPIO_1[32]  ;        ; 7.795  ; 7.795  ;        ;
; SW[4]      ; GPIO_1[34]  ;        ; 8.574  ; 8.574  ;        ;
+------------+-------------+--------+--------+--------+--------+


+--------------------------------------------------------------+
; Minimum Propagation Delay                                    ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[8]   ; 6.803  ; 6.803  ; 6.803  ; 6.803  ;
; SW[4]      ; GPIO_0[10]  ; 6.817  ; 6.817  ; 6.817  ; 6.817  ;
; SW[4]      ; GPIO_0[11]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[12]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[13]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[14]  ; 9.655  ; 9.655  ; 9.655  ; 9.655  ;
; SW[4]      ; GPIO_0[15]  ; 9.645  ; 9.645  ; 9.645  ; 9.645  ;
; SW[4]      ; GPIO_0[16]  ; 9.730  ; 9.730  ; 9.730  ; 9.730  ;
; SW[4]      ; GPIO_0[17]  ; 6.373  ; 6.373  ; 6.373  ; 6.373  ;
; SW[4]      ; GPIO_0[18]  ; 6.333  ; 6.333  ; 6.333  ; 6.333  ;
; SW[4]      ; GPIO_0[19]  ; 6.363  ; 6.363  ; 6.363  ; 6.363  ;
; SW[4]      ; GPIO_0[20]  ; 6.323  ; 6.323  ; 6.323  ; 6.323  ;
; SW[4]      ; GPIO_0[21]  ; 6.323  ; 6.323  ; 6.323  ; 6.323  ;
; SW[4]      ; GPIO_0[23]  ; 6.240  ; 6.240  ; 6.240  ; 6.240  ;
; SW[4]      ; GPIO_0[24]  ; 6.354  ; 6.354  ; 6.354  ; 6.354  ;
; SW[4]      ; GPIO_0[25]  ; 6.354  ; 6.354  ; 6.354  ; 6.354  ;
; SW[4]      ; GPIO_0[26]  ; 6.313  ; 6.313  ; 6.313  ; 6.313  ;
; SW[4]      ; GPIO_0[27]  ; 6.341  ; 6.341  ; 6.341  ; 6.341  ;
; SW[4]      ; GPIO_0[28]  ; 6.733  ; 6.733  ; 6.733  ; 6.733  ;
; SW[4]      ; GPIO_0[29]  ; 6.733  ; 6.733  ; 6.733  ; 6.733  ;
; SW[4]      ; GPIO_0[30]  ; 9.923  ; 9.923  ; 9.923  ; 9.923  ;
; SW[4]      ; GPIO_0[31]  ; 10.322 ; 10.322 ; 10.322 ; 10.322 ;
; SW[4]      ; GPIO_0[32]  ; 6.315  ; 6.315  ; 6.315  ; 6.315  ;
; SW[4]      ; GPIO_0[33]  ; 6.315  ; 6.315  ; 6.315  ; 6.315  ;
; SW[4]      ; GPIO_0[34]  ; 6.703  ; 6.703  ; 6.703  ; 6.703  ;
; SW[4]      ; GPIO_1[0]   ;        ; 8.350  ; 8.350  ;        ;
; SW[4]      ; GPIO_1[1]   ;        ; 7.814  ; 7.814  ;        ;
; SW[4]      ; GPIO_1[2]   ;        ; 8.106  ; 8.106  ;        ;
; SW[4]      ; GPIO_1[3]   ;        ; 7.864  ; 7.864  ;        ;
; SW[4]      ; GPIO_1[4]   ;        ; 8.058  ; 8.058  ;        ;
; SW[4]      ; GPIO_1[5]   ;        ; 8.382  ; 8.382  ;        ;
; SW[4]      ; GPIO_1[20]  ;        ; 8.343  ; 8.343  ;        ;
; SW[4]      ; GPIO_1[21]  ;        ; 7.823  ; 7.823  ;        ;
; SW[4]      ; GPIO_1[22]  ;        ; 8.876  ; 8.876  ;        ;
; SW[4]      ; GPIO_1[23]  ;        ; 8.454  ; 8.454  ;        ;
; SW[4]      ; GPIO_1[24]  ;        ; 7.993  ; 7.993  ;        ;
; SW[4]      ; GPIO_1[26]  ;        ; 7.793  ; 7.793  ;        ;
; SW[4]      ; GPIO_1[27]  ;        ; 7.427  ; 7.427  ;        ;
; SW[4]      ; GPIO_1[28]  ;        ; 7.611  ; 7.611  ;        ;
; SW[4]      ; GPIO_1[29]  ;        ; 7.427  ; 7.427  ;        ;
; SW[4]      ; GPIO_1[30]  ;        ; 8.327  ; 8.327  ;        ;
; SW[4]      ; GPIO_1[32]  ;        ; 7.795  ; 7.795  ;        ;
; SW[4]      ; GPIO_1[34]  ;        ; 8.574  ; 8.574  ;        ;
+------------+-------------+--------+--------+--------+--------+


+------------------------------------------------------------------------------------------+
; Output Enable Times                                                                      ;
+--------------+------------+--------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.522  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.655  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.655  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.522  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.522  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.651  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.621  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.661  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.661  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.031  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.031  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.021  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.021  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.661  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.661  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.661  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.661  ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.797  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 4.797  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 4.829  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 15.112 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 15.112 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 15.112 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 14.848 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 14.838 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 14.923 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 15.116 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 15.515 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.966  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.315  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.935  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.945  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.216  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.226  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.793  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.554  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.798  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.807  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.192  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 7.192  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.186  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.182  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.483  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.196  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.915  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.315  ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.522 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.655 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.655 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.522 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.522 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.651 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.621 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.661 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.661 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.031 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.031 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.021 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.021 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.661 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.661 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.661 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.661 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.797 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 4.797 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 4.829 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 8.748 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 8.748 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 8.748 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 8.484 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 8.474 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 8.559 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 8.752 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 9.151 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.966 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.315 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.935 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.945 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.216 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.226 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.793 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.554 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.798 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.807 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.192 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 7.192 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.186 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.182 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.483 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.196 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.915 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.315 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.522     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.655     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.655     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.522     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.522     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.651     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.621     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.031     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.031     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.021     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.021     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.797     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 4.797     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 4.829     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 15.112    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 15.112    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 15.112    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 14.848    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 14.838    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 14.923    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 15.116    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 15.515    ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.966     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.315     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.935     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.945     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.216     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.226     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.793     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.554     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.798     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.807     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.192     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 7.192     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.186     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.182     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.483     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.196     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.915     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.315     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.522     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.655     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.655     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.522     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.522     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.651     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.621     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 5.031     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 5.031     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 5.021     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 5.021     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.661     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.797     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 4.797     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 4.829     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 8.748     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 8.748     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 8.748     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 8.484     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 8.474     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 8.559     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 8.752     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 9.151     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.966     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 6.315     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 6.935     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 6.945     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 7.216     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 7.226     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 7.793     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 7.554     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 7.798     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 7.807     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 7.192     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 7.192     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 7.186     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 7.182     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 7.483     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 7.196     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 6.915     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 6.315     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+----------------------------------------------------------+
; Fast Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -2.468 ; -253.932      ;
; pll|altpll_component|pll|clk[0] ; 6.441  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 13.572 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 2.183 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                    ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                               ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -2.468 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 4.601      ;
; -2.455 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.269     ; 4.583      ;
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; -2.277 ; SRAM_DQ[14] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.275     ; 4.399      ;
; -2.277 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[40] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 4.410      ;
; -2.276 ; SRAM_DQ[12] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.269     ; 4.404      ;
; -2.274 ; SRAM_DQ[0]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.268     ; 4.403      ;
; -2.273 ; SRAM_DQ[0]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 4.406      ;
; -2.272 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[13]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 4.404      ;
; -2.272 ; SRAM_DQ[0]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.260     ; 4.409      ;
; -2.272 ; SRAM_DQ[1]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[30] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 4.408      ;
; -2.266 ; SRAM_DQ[9]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.269     ; 4.394      ;
; -2.266 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.275     ; 4.388      ;
; -2.264 ; SRAM_DQ[13] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 4.403      ;
; -2.260 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 4.393      ;
; -2.252 ; SRAM_DQ[14] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.260     ; 4.389      ;
; -2.250 ; SRAM_DQ[13] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[28] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 4.382      ;
; -2.249 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 4.388      ;
; -2.248 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 4.381      ;
; -2.246 ; SRAM_DQ[11] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.268     ; 4.375      ;
; -2.245 ; SRAM_DQ[2]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.268     ; 4.374      ;
; -2.244 ; SRAM_DQ[9]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 4.377      ;
; -2.242 ; SRAM_DQ[13] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[7]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.268     ; 4.371      ;
; -2.241 ; SRAM_DQ[10] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.260     ; 4.378      ;
; -2.241 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.260     ; 4.378      ;
; -2.240 ; SRAM_DQ[2]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.269     ; 4.368      ;
; -2.240 ; SRAM_DQ[1]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[1]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 4.376      ;
; -2.239 ; SRAM_DQ[13] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[20] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 4.375      ;
; -2.239 ; SRAM_DQ[13] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[40] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.264     ; 4.372      ;
; -2.236 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[33] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 4.368      ;
; -2.236 ; SRAM_DQ[3]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.268     ; 4.365      ;
; -2.234 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|myAddr[15]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 4.366      ;
; -2.234 ; SRAM_DQ[11] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.260     ; 4.371      ;
; -2.232 ; SRAM_DQ[11] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.269     ; 4.360      ;
; -2.232 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[6]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.275     ; 4.354      ;
; -2.231 ; SRAM_DQ[2]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.268     ; 4.360      ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                           ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.441 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 2.294      ;
; 6.497 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 2.238      ;
; 6.516 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.009      ; 2.220      ;
; 6.552 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 2.183      ;
; 6.576 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.017      ; 2.168      ;
; 6.582 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 2.155      ;
; 6.584 ; sdram_statemachine:sdram_adaptor|delay_reg[4]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.009      ; 2.152      ;
; 6.587 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.138      ;
; 6.608 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 2.127      ;
; 6.618 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.106      ;
; 6.627 ; sdram_statemachine:sdram_adaptor|delay_reg[5]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.009      ; 2.109      ;
; 6.653 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.071      ;
; 6.654 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 2.073      ;
; 6.655 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.019      ; 2.091      ;
; 6.663 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 2.074      ;
; 6.673 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.057      ;
; 6.688 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 2.036      ;
; 6.693 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 2.044      ;
; 6.694 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 2.041      ;
; 6.695 ; sdram_statemachine:sdram_adaptor|delay_reg[4]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.009      ; 2.041      ;
; 6.699 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.031      ;
; 6.716 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 2.014      ;
; 6.717 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 2.008      ;
; 6.722 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.017      ; 2.022      ;
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; 6.899 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.828      ;
; 6.905 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.823      ;
; 6.908 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.816      ;
; 6.908 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.816      ;
; 6.908 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.816      ;
; 6.908 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.816      ;
; 6.908 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.816      ;
; 6.908 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.816      ;
; 6.908 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.816      ;
; 6.909 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.815      ;
; 6.915 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.813      ;
; 6.925 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.003     ; 1.799      ;
; 6.931 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.008      ; 1.804      ;
; 6.931 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.018      ; 1.814      ;
; 6.932 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.001      ; 1.796      ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.239 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[17]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.391      ;
; 0.244 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.396      ;
; 0.325 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.477      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[29]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.328 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.480      ;
; 0.329 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[24]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.481      ;
; 0.329 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.481      ;
; 0.329 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.481      ;
; 0.360 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.512      ;
; 0.360 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[0]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.512      ;
; 0.360 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.512      ;
; 0.362 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.514      ;
; 0.363 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.515      ;
; 0.363 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[14]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.515      ;
; 0.364 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.516      ;
; 0.367 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.519      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.520      ;
; 0.368 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.520      ;
; 0.373 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[9]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.525      ;
; 0.375 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.527      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.528      ;
; 0.376 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[20]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.528      ;
; 0.377 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.529      ;
; 0.377 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.529      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.378 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.379 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.531      ;
; 0.384 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.536      ;
; 0.385 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.537      ;
; 0.387 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.539      ;
; 0.395 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.547      ;
; 0.413 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.565      ;
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; 0.464 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.615      ;
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; 0.475 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.008      ; 0.634      ;
; 0.477 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.008      ; 0.636      ;
; 0.478 ; sdram_statemachine:sdram_adaptor|dqm_mask_sreg[0]             ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.008      ; 0.637      ;
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; 0.550 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.702      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                                                       ;
+-------+----------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                                                ; To Node                                                                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                                       ; i2sslave:audio_codec_data|CLK_FAKE                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                                  ; atari800core:atari800|pokey_mixer_mux:pokey_mixer_both|LEFT_CHANNEL_REG                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[0]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[2]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[3]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[3]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[4]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[4]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[5]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[5]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[6]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[6]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                                         ; atari800core:atari800|antic:antic1|hcount_reg[1]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                                             ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|idim_r                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[3]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[3]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[2]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[2]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[5]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[4]                                        ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[4]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+----------------------------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                 ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 13.572 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[21]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.851      ;
; 13.572 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[20]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.851      ;
; 13.572 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[19]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.851      ;
; 13.572 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[18]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.851      ;
; 13.572 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[22]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.851      ;
; 13.572 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[23]                                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.000      ; 3.851      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[14]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.691      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.696      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.696      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[4]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.696      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[6]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.696      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.697      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.697      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.696      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.696      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serial_out_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.685      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[1]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[3]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[4]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[5]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[10]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.685      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[9]                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.685      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[11]                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.685      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_speed_reg[7]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.691      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_keyboard_scanner:pokey_keyboard_scanner1|key_held_reg           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.001     ; 3.706      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[0]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[1]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[2]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[3]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[4]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[5]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[6]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[7]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[8]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[9]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[10]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[11]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[12]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[13]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[14]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.716 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pause_reg[15]                                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[10]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[11]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[10]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[11]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[12]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[13]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[14]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[15]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[15]                                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[13]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[12]                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.702      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|busy                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.702      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_reg                                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[8]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[9]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.016     ; 3.690      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|ss_n[0]                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.704      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[29]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.692      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.699      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.699      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[2]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.699      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.699      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[4]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.699      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|enabled_out_reg                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.699      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.700      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.700      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.700      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.003     ; 3.703      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.700      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.700      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.006     ; 3.700      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_reg                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_sync_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.022     ; 3.684      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf0_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.699      ;
; 13.717 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer0|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 3.699      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                      ;
+-------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                         ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_address_reg[8]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.014     ; 2.321      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[14]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.330      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[49][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[48][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[47][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[46][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[45][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[44][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[43][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[42][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[41][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[40][5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_address_reg[14]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.330      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|antic_counter:antic_counter_memory_scan|value_reg[12]        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.330      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[32][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[31][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[30][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[29][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[28][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[27][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[26][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[25][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[24][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[23][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[22][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[21][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[20][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[19][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[18][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[17][3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.010     ; 2.325      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|wide_delay_line:chbase_delay|shift_reg[4][3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|antic:antic1|dma_address_reg[12]                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.330      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pot1_reg[0]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|audctl_reg[7]                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[7]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[6]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[5]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[4]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[3]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[2]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[1]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[0]                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[16]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[15]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[14]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[13]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[12]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey1|pokey_poly_17_9:poly_17_19_lfsr|shift_reg[11]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.332      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.332      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.332      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[3] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.332      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[4] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.332      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|bincnt_reg[5] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.332      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pokey_keyboard_scanner:pokey_keyboard_scanner1|state_reg[0]  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.003     ; 2.332      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot_counter_reg[0]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot_counter_reg[1]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot_counter_reg[2]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot_counter_reg[3]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot_counter_reg[4]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot_counter_reg[5]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot_counter_reg[6]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|pokey:pokey2|pot_counter_reg[7]                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 2.331      ;
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; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[3][7]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[2][7]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[1][7]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposp0_raw_reg[6]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.328      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[4][6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[3][6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[2][6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[1][6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposp0_raw_reg[3]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.328      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[4][3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[3][3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[2][3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[1][3]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposp0_raw_reg[2]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.328      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposp0_raw_reg[1]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.328      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[4][1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposp0_raw_reg[0]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.328      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[4][0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposp0_raw_reg[4]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.328      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposp0_raw_reg[5]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.007     ; 2.328      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[4][5]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.330      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[3][5]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.330      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[2][5]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.330      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposp0_delay|shift_reg[1][5]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.005     ; 2.330      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|vdelay_reg[4]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.323      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|sizem_raw_reg[5]                                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.323      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposm2_raw_reg[1]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|hposm2_raw_reg[6]                                              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[4][6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[3][6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[2][6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|wide_delay_line:hposm2_delay|shift_reg[1][6]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.006     ; 2.329      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|vdelay_reg[2]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.323      ;
; 2.183 ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[1] ; atari800core:atari800|gtia:gtia1|vdelay_reg[0]                                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.012     ; 2.323      ;
+-------+-----------------------------------------------------+-------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg10 ;
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; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg3  ;
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; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a0~porta_address_reg7  ;
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; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a2~portb_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_datain_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_datain_reg1   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~porta_we_reg        ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg10 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; scandoubler:scandoubler|scandouble_ram_infer:linea|altsyncram:ram_block_rtl_0|altsyncram_iug1:auto_generated|ram_block1a5~portb_address_reg3  ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.419 ; 4.419 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.024 ; 4.024 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 3.962 ; 3.962 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 3.963 ; 3.963 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 3.989 ; 3.989 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.068 ; 4.068 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.047 ; 4.047 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.079 ; 4.079 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 3.958 ; 3.958 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.248 ; 4.248 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.181 ; 4.181 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.419 ; 4.419 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.108 ; 4.108 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.996 ; 3.996 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 4.194 ; 4.194 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.900 ; 3.900 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 4.082 ; 4.082 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 4.995 ; 4.995 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 3.631 ; 3.631 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 3.925 ; 3.925 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 4.285 ; 4.285 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 4.088 ; 4.088 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 3.938 ; 3.938 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 4.020 ; 4.020 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 3.904 ; 3.904 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 4.995 ; 4.995 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 3.583 ; 3.583 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 3.491 ; 3.491 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.217 ; 4.217 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 3.929 ; 3.929 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 3.974 ; 3.974 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 4.130 ; 4.130 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 3.798 ; 3.798 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 3.970 ; 3.970 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 4.014 ; 4.014 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 4.213 ; 4.213 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 3.815 ; 3.815 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 3.772 ; 3.772 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 3.596 ; 3.596 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 3.501 ; 3.501 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 3.589 ; 3.589 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 4.102 ; 4.102 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 3.839 ; 3.839 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 4.217 ; 4.217 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 4.173 ; 4.173 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 4.758 ; 4.758 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 3.934 ; 3.934 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 3.703 ; 3.703 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.366 ; 4.366 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.833 ; 4.833 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.675 ; 4.675 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.704 ; 4.704 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.744 ; 4.744 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.646 ; 4.646 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.704 ; 4.704 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.820 ; 4.820 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.740 ; 4.740 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.732 ; 4.732 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.741 ; 4.741 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.750 ; 4.750 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.681 ; 4.681 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.656 ; 4.656 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.674 ; 4.674 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.767 ; 4.767 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.751 ; 4.751 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.833 ; 4.833 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 6.593 ; 6.593 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 3.520 ; 3.520 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 2.591 ; 2.591 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 1.531 ; 1.531 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 3.049 ; 3.049 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 6.593 ; 6.593 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 5.706 ; 5.706 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 4.032 ; 4.032 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.704 ; -3.704 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.814 ; -3.814 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.704 ; -3.704 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.799 ; -3.799 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.761 ; -3.761 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.911 ; -3.911 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.803 ; -3.803 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.834 ; -3.834 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.718 ; -3.718 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -4.004 ; -4.004 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.887 ; -3.887 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -4.029 ; -4.029 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.798 ; -3.798 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.842 ; -3.842 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.907 ; -3.907 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.738 ; -3.738 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.790 ; -3.790 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.371 ; -3.371 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.511 ; -3.511 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -3.805 ; -3.805 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -4.165 ; -4.165 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -3.968 ; -3.968 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -3.818 ; -3.818 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -3.900 ; -3.900 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -3.784 ; -3.784 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -4.875 ; -4.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -3.463 ; -3.463 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -3.371 ; -3.371 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.381 ; -3.381 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -3.809 ; -3.809 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -3.854 ; -3.854 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -4.010 ; -4.010 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -3.678 ; -3.678 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -3.850 ; -3.850 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -3.894 ; -3.894 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -4.093 ; -4.093 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.695 ; -3.695 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.652 ; -3.652 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -3.476 ; -3.476 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.381 ; -3.381 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -3.469 ; -3.469 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -3.982 ; -3.982 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -4.097 ; -4.097 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -4.053 ; -4.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -3.988 ; -3.988 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.814 ; -3.814 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.583 ; -3.583 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.246 ; -4.246 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -2.588 ; -2.588 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.717 ; -2.717 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.606 ; -2.606 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -2.850 ; -2.850 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.799 ; -2.799 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.588 ; -2.588 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -2.741 ; -2.741 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -2.649 ; -2.649 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -2.745 ; -2.745 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.655 ; -2.655 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.728 ; -2.728 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -2.804 ; -2.804 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.701 ; -2.701 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -2.595 ; -2.595 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -2.851 ; -2.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -2.667 ; -2.667 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -2.869 ; -2.869 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.411 ; -1.411 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -2.024 ; -2.024 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.465 ; -2.465 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.411 ; -1.411 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -2.013 ; -2.013 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.901 ; -1.901 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -2.806 ; -2.806 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.912 ; -3.912 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.992  ; 1.992  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.986  ; 1.986  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.984  ; 1.984  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.992  ; 1.992  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.807  ; 1.807  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.934  ; 1.934  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.963  ; 1.963  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.976  ; 1.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.824  ; 1.824  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.659  ; 1.659  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 2.298  ; 2.298  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.086  ; 2.086  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.077  ; 2.077  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.835  ; 1.835  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.080  ; 2.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.072  ; 2.072  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.046  ; 2.046  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.242  ; 2.242  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.225  ; 2.225  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 2.227  ; 2.227  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.298  ; 2.298  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.080  ; 2.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.081  ; 2.081  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.132  ; 2.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.076  ; 2.076  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.827  ; 1.827  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.087  ; 2.087  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.882  ; 1.882  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.082  ; 2.082  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 5.654  ; 5.654  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.035  ; 2.035  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.025  ; 2.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.387  ; 2.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 5.654  ; 5.654  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 4.897  ; 4.897  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 4.605  ; 4.605  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 4.646  ; 4.646  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 4.213  ; 4.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 4.661  ; 4.661  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 4.682  ; 4.682  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 4.611  ; 4.611  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 3.845  ; 3.845  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 3.689  ; 3.689  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 3.473  ; 3.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 3.646  ; 3.646  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 4.940  ; 4.940  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 3.685  ; 3.685  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 3.485  ; 3.485  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 3.432  ; 3.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 3.549  ; 3.549  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 3.523  ; 3.523  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 3.353  ; 3.353  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 3.129  ; 3.129  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 4.181  ; 4.181  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 4.415  ; 4.415  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 3.347  ; 3.347  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 3.390  ; 3.390  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.020  ; 2.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.822  ; 2.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.591  ; 2.591  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 2.292  ; 2.292  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.473  ; 2.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.395  ; 2.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.340  ; 2.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 2.662  ; 2.662  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.613  ; 2.613  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.334  ; 2.334  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.665  ; 2.665  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.711  ; 2.711  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.822  ; 2.822  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.440  ; 2.440  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.414  ; 2.414  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.467  ; 2.467  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.541  ; 2.541  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.877  ; 1.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.521  ; 2.521  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.319  ; 2.319  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.530  ; 2.530  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 6.160  ; 6.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 4.587  ; 4.587  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 4.306  ; 4.306  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 4.130  ; 4.130  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 3.667  ; 3.667  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 4.142  ; 4.142  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 3.562  ; 3.562  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.788  ; 3.788  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.823  ; 3.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 4.322  ; 4.322  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 4.413  ; 4.413  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.804  ; 3.804  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.688  ; 3.688  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.909  ; 3.909  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 5.999  ; 5.999  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 6.023  ; 6.023  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 5.863  ; 5.863  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 5.809  ; 5.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 6.160  ; 6.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.977  ; 1.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.880  ; 1.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.969  ; 1.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.764  ; 1.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.901  ; 1.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.789  ; 1.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.783  ; 1.783  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.876  ; 1.876  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.850  ; 1.850  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.935  ; 1.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.956  ; 1.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.005  ; 2.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 4.211  ; 4.211  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.525  ; 2.525  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 4.102  ; 4.102  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.348  ; 3.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.357  ; 2.357  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.508  ; 2.508  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.508  ; 2.508  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.240  ; 2.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.377  ; 2.377  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.271  ; 2.271  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.632  ; 2.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.453  ; 2.453  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.143  ; 2.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.397  ; 2.397  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.632  ; 2.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.373  ; 2.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.651  ; 2.651  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.422  ; 2.422  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.651  ; 2.651  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.317  ; 2.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.309  ; 2.309  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.590  ; 2.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.807  ; 1.807  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.986  ; 1.986  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.984  ; 1.984  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.992  ; 1.992  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.807  ; 1.807  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.934  ; 1.934  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.963  ; 1.963  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.976  ; 1.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.824  ; 1.824  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.659  ; 1.659  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.835  ; 1.835  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.086  ; 2.086  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.077  ; 2.077  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.835  ; 1.835  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.080  ; 2.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.072  ; 2.072  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.046  ; 2.046  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.242  ; 2.242  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.225  ; 2.225  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 2.227  ; 2.227  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.298  ; 2.298  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.080  ; 2.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.081  ; 2.081  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.132  ; 2.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.076  ; 2.076  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.827  ; 1.827  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.087  ; 2.087  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.882  ; 1.882  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.082  ; 2.082  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.020  ; 2.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.035  ; 2.035  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.025  ; 2.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.387  ; 2.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 3.163  ; 3.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 3.608  ; 3.608  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.809  ; 2.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.986  ; 2.986  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.628  ; 2.628  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.955  ; 2.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 3.117  ; 3.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.926  ; 2.926  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.874  ; 2.874  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.806  ; 2.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.333  ; 2.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.811  ; 2.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 3.484  ; 3.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.935  ; 2.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 2.503  ; 2.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 2.577  ; 2.577  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 2.471  ; 2.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.476  ; 2.476  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.387  ; 2.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.246  ; 2.246  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.522  ; 2.522  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.437  ; 2.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.370  ; 2.370  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.092  ; 2.092  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.020  ; 2.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.591  ; 2.591  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 2.292  ; 2.292  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.473  ; 2.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.395  ; 2.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.340  ; 2.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 2.662  ; 2.662  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.340  ; 2.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.334  ; 2.334  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.601  ; 2.601  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.556  ; 2.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.333  ; 2.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.207  ; 2.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.370  ; 2.370  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.322  ; 2.322  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.496  ; 2.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.877  ; 1.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.521  ; 2.521  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.319  ; 2.319  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.530  ; 2.530  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.707  ; 2.707  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.704  ; 3.704  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.166  ; 3.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.295  ; 3.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.917  ; 2.917  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.160  ; 3.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.707  ; 2.707  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.710  ; 2.710  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.776  ; 2.776  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.356  ; 3.356  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.115  ; 3.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.827  ; 2.827  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.805  ; 2.805  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.164  ; 3.164  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.475  ; 3.475  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.461  ; 3.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.983  ; 2.983  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.083  ; 3.083  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.780  ; 3.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.764  ; 1.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.977  ; 1.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.880  ; 1.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.969  ; 1.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.764  ; 1.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.901  ; 1.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.789  ; 1.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.783  ; 1.783  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.876  ; 1.876  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.850  ; 1.850  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.935  ; 1.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.956  ; 1.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.005  ; 2.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.240  ; 3.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.525  ; 2.525  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.131  ; 3.131  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.348  ; 3.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.357  ; 2.357  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.240  ; 2.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.508  ; 2.508  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.240  ; 2.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.377  ; 2.377  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.271  ; 2.271  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.143  ; 2.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.453  ; 2.453  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.143  ; 2.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.397  ; 2.397  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.632  ; 2.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.373  ; 2.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.309  ; 2.309  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.422  ; 2.422  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.651  ; 2.651  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.317  ; 2.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.309  ; 2.309  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.590  ; 2.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------+
; Propagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[8]   ; 3.382 ; 3.382 ; 3.382 ; 3.382 ;
; SW[4]      ; GPIO_0[10]  ; 3.401 ; 3.401 ; 3.401 ; 3.401 ;
; SW[4]      ; GPIO_0[11]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[12]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[13]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[14]  ; 4.499 ; 4.499 ; 4.499 ; 4.499 ;
; SW[4]      ; GPIO_0[15]  ; 4.489 ; 4.489 ; 4.489 ; 4.489 ;
; SW[4]      ; GPIO_0[16]  ; 4.417 ; 4.417 ; 4.417 ; 4.417 ;
; SW[4]      ; GPIO_0[17]  ; 3.155 ; 3.155 ; 3.155 ; 3.155 ;
; SW[4]      ; GPIO_0[18]  ; 3.120 ; 3.120 ; 3.120 ; 3.120 ;
; SW[4]      ; GPIO_0[19]  ; 3.131 ; 3.131 ; 3.131 ; 3.131 ;
; SW[4]      ; GPIO_0[20]  ; 3.110 ; 3.110 ; 3.110 ; 3.110 ;
; SW[4]      ; GPIO_0[21]  ; 3.110 ; 3.110 ; 3.110 ; 3.110 ;
; SW[4]      ; GPIO_0[23]  ; 3.077 ; 3.077 ; 3.077 ; 3.077 ;
; SW[4]      ; GPIO_0[24]  ; 3.128 ; 3.128 ; 3.128 ; 3.128 ;
; SW[4]      ; GPIO_0[25]  ; 3.128 ; 3.128 ; 3.128 ; 3.128 ;
; SW[4]      ; GPIO_0[26]  ; 3.126 ; 3.126 ; 3.126 ; 3.126 ;
; SW[4]      ; GPIO_0[27]  ; 3.126 ; 3.126 ; 3.126 ; 3.126 ;
; SW[4]      ; GPIO_0[28]  ; 3.295 ; 3.295 ; 3.295 ; 3.295 ;
; SW[4]      ; GPIO_0[29]  ; 3.295 ; 3.295 ; 3.295 ; 3.295 ;
; SW[4]      ; GPIO_0[30]  ; 4.519 ; 4.519 ; 4.519 ; 4.519 ;
; SW[4]      ; GPIO_0[31]  ; 4.687 ; 4.687 ; 4.687 ; 4.687 ;
; SW[4]      ; GPIO_0[32]  ; 3.101 ; 3.101 ; 3.101 ; 3.101 ;
; SW[4]      ; GPIO_0[33]  ; 3.101 ; 3.101 ; 3.101 ; 3.101 ;
; SW[4]      ; GPIO_0[34]  ; 3.265 ; 3.265 ; 3.265 ; 3.265 ;
; SW[4]      ; GPIO_1[0]   ;       ; 3.971 ; 3.971 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 3.781 ; 3.781 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 3.891 ; 3.891 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 3.806 ; 3.806 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 3.851 ; 3.851 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 3.989 ; 3.989 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 3.737 ; 3.737 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 3.687 ; 3.687 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.001 ; 4.001 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 3.860 ; 3.860 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 3.631 ; 3.631 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 3.660 ; 3.660 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 3.512 ; 3.512 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 3.504 ; 3.504 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 3.512 ; 3.512 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 3.764 ; 3.764 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 3.623 ; 3.623 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 3.895 ; 3.895 ;       ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Propagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[8]   ; 3.382 ; 3.382 ; 3.382 ; 3.382 ;
; SW[4]      ; GPIO_0[10]  ; 3.401 ; 3.401 ; 3.401 ; 3.401 ;
; SW[4]      ; GPIO_0[11]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[12]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[13]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[14]  ; 4.499 ; 4.499 ; 4.499 ; 4.499 ;
; SW[4]      ; GPIO_0[15]  ; 4.489 ; 4.489 ; 4.489 ; 4.489 ;
; SW[4]      ; GPIO_0[16]  ; 4.417 ; 4.417 ; 4.417 ; 4.417 ;
; SW[4]      ; GPIO_0[17]  ; 3.155 ; 3.155 ; 3.155 ; 3.155 ;
; SW[4]      ; GPIO_0[18]  ; 3.120 ; 3.120 ; 3.120 ; 3.120 ;
; SW[4]      ; GPIO_0[19]  ; 3.131 ; 3.131 ; 3.131 ; 3.131 ;
; SW[4]      ; GPIO_0[20]  ; 3.110 ; 3.110 ; 3.110 ; 3.110 ;
; SW[4]      ; GPIO_0[21]  ; 3.110 ; 3.110 ; 3.110 ; 3.110 ;
; SW[4]      ; GPIO_0[23]  ; 3.077 ; 3.077 ; 3.077 ; 3.077 ;
; SW[4]      ; GPIO_0[24]  ; 3.128 ; 3.128 ; 3.128 ; 3.128 ;
; SW[4]      ; GPIO_0[25]  ; 3.128 ; 3.128 ; 3.128 ; 3.128 ;
; SW[4]      ; GPIO_0[26]  ; 3.126 ; 3.126 ; 3.126 ; 3.126 ;
; SW[4]      ; GPIO_0[27]  ; 3.126 ; 3.126 ; 3.126 ; 3.126 ;
; SW[4]      ; GPIO_0[28]  ; 3.295 ; 3.295 ; 3.295 ; 3.295 ;
; SW[4]      ; GPIO_0[29]  ; 3.295 ; 3.295 ; 3.295 ; 3.295 ;
; SW[4]      ; GPIO_0[30]  ; 4.519 ; 4.519 ; 4.519 ; 4.519 ;
; SW[4]      ; GPIO_0[31]  ; 4.687 ; 4.687 ; 4.687 ; 4.687 ;
; SW[4]      ; GPIO_0[32]  ; 3.101 ; 3.101 ; 3.101 ; 3.101 ;
; SW[4]      ; GPIO_0[33]  ; 3.101 ; 3.101 ; 3.101 ; 3.101 ;
; SW[4]      ; GPIO_0[34]  ; 3.265 ; 3.265 ; 3.265 ; 3.265 ;
; SW[4]      ; GPIO_1[0]   ;       ; 3.971 ; 3.971 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 3.781 ; 3.781 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 3.891 ; 3.891 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 3.806 ; 3.806 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 3.851 ; 3.851 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 3.989 ; 3.989 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 3.737 ; 3.737 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 3.687 ; 3.687 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.001 ; 4.001 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 3.860 ; 3.860 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 3.631 ; 3.631 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 3.660 ; 3.660 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 3.512 ; 3.512 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 3.504 ; 3.504 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 3.512 ; 3.512 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 3.764 ; 3.764 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 3.623 ; 3.623 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 3.895 ; 3.895 ;       ;
+------------+-------------+-------+-------+-------+-------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.777 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.840 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.840 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.777 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.777 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.841 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.811 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.851 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.851 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.993 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.993 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.844 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.844 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.844 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.844 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 1.972 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 1.972 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 1.988 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 5.930 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 5.930 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 5.930 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 5.840 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 5.830 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 5.758 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.860 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.028 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.312 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.611 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.852 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.862 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.956 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.966 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.172 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.098 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.179 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.187 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.936 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.936 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.926 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.926 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.048 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.936 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.832 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.611 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.777 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.840 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.840 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.777 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.777 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.841 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.811 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.851 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.851 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.001 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.993 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.993 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.844 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.844 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.844 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.844 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 1.972 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 1.972 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 1.988 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 3.582 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 3.582 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 3.582 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 3.492 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 3.482 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 3.410 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 3.512 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 3.680 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.312 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.611 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.852 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.862 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.956 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.966 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.172 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.098 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.179 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.187 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.936 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.936 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.926 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.926 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.048 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.936 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.832 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.611 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.777     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.840     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.840     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.777     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.777     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.841     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.811     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.851     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.851     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.993     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.993     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.844     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.844     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.844     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.844     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 1.972     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 1.972     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 1.988     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 5.930     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 5.930     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 5.930     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 5.840     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 5.830     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 5.758     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 5.860     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 6.028     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.312     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.611     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.852     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.862     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.956     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.966     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.172     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.098     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.179     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.187     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.936     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.936     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.926     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.926     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.048     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.936     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.832     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.611     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.777     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.840     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.840     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.777     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.777     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.841     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.811     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.851     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.851     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 2.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 2.001     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.993     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.993     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.844     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.844     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.844     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.844     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 1.972     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 1.972     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 1.988     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 3.582     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 3.582     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 3.582     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 3.492     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 3.482     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 3.410     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 3.512     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 3.680     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 2.312     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.611     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.852     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.862     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.956     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.966     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 3.172     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 3.098     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 3.179     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 3.187     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.936     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.936     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.926     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.926     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 3.048     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.936     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.832     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.611     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+-------------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                             ;
+----------------------------------+-----------+-------+----------+---------+---------------------+
; Clock                            ; Setup     ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+-----------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; -9.062    ; 0.215 ; 9.625    ; 2.183   ; 3.236               ;
;  CLOCK_50                        ; N/A       ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 2.795     ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; -9.062    ; 0.215 ; 9.625    ; 2.183   ; 6.131               ;
; Design-wide TNS                  ; -1023.893 ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A       ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000     ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; -1023.893 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+-----------+-------+----------+---------+---------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 8.102  ; 8.102  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 7.098  ; 7.098  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 6.978  ; 6.978  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 6.845  ; 6.845  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.041  ; 7.041  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.162  ; 7.162  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 7.084  ; 7.084  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.143  ; 7.143  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 6.971  ; 6.971  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 7.592  ; 7.592  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.436  ; 7.436  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 8.102  ; 8.102  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 7.345  ; 7.345  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.914  ; 6.914  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 7.308  ; 7.308  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 6.791  ; 6.791  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 7.161  ; 7.161  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 9.421  ; 9.421  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; 6.234  ; 6.234  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; 6.906  ; 6.906  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; 7.569  ; 7.569  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; 7.213  ; 7.213  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; 6.925  ; 6.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; 7.181  ; 7.181  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; 6.794  ; 6.794  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; 9.421  ; 9.421  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; 6.086  ; 6.086  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; 5.821  ; 5.821  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.498  ; 7.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; 6.998  ; 6.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 7.214  ; 7.214  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; 6.559  ; 6.559  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 6.947  ; 6.947  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 7.039  ; 7.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 7.472  ; 7.472  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 6.599  ; 6.599  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; 6.520  ; 6.520  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; 6.107  ; 6.107  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 5.830  ; 5.830  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; 6.094  ; 6.094  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 7.156  ; 7.156  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 6.639  ; 6.639  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 7.498  ; 7.498  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 7.427  ; 7.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.935  ; 8.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 6.943  ; 6.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 6.357  ; 6.357  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.718  ; 7.718  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 11.427 ; 11.427 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 11.201 ; 11.201 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 11.076 ; 11.076 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 11.210 ; 11.210 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 11.083 ; 11.083 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 11.188 ; 11.188 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 11.423 ; 11.423 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 11.217 ; 11.217 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 11.161 ; 11.161 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 11.392 ; 11.392 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 11.239 ; 11.239 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 11.071 ; 11.071 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 11.207 ; 11.207 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 11.096 ; 11.096 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 11.266 ; 11.266 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 11.334 ; 11.334 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 11.427 ; 11.427 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 16.383 ; 16.383 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; 7.121  ; 7.121  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; 5.462  ; 5.462  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; 2.793  ; 2.793  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; 6.401  ; 6.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 16.383 ; 16.383 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 13.867 ; 13.867 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.228  ; 7.228  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.704 ; -3.704 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.814 ; -3.814 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.704 ; -3.704 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.799 ; -3.799 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.761 ; -3.761 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.911 ; -3.911 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.803 ; -3.803 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.834 ; -3.834 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.718 ; -3.718 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -4.004 ; -4.004 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.887 ; -3.887 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -4.029 ; -4.029 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.798 ; -3.798 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.842 ; -3.842 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.907 ; -3.907 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.738 ; -3.738 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.790 ; -3.790 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; -3.371 ; -3.371 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[9]   ; CLOCK_50   ; -3.511 ; -3.511 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]  ; CLOCK_50   ; -3.805 ; -3.805 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]  ; CLOCK_50   ; -4.165 ; -4.165 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]  ; CLOCK_50   ; -3.968 ; -3.968 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]  ; CLOCK_50   ; -3.818 ; -3.818 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]  ; CLOCK_50   ; -3.900 ; -3.900 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]  ; CLOCK_50   ; -3.784 ; -3.784 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[22]  ; CLOCK_50   ; -4.875 ; -4.875 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]  ; CLOCK_50   ; -3.463 ; -3.463 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]  ; CLOCK_50   ; -3.371 ; -3.371 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.381 ; -3.381 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[6]   ; CLOCK_50   ; -3.809 ; -3.809 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[7]   ; CLOCK_50   ; -3.854 ; -3.854 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -4.010 ; -4.010 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]  ; CLOCK_50   ; -3.678 ; -3.678 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -3.850 ; -3.850 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -3.894 ; -3.894 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -4.093 ; -4.093 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -3.695 ; -3.695 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]  ; CLOCK_50   ; -3.652 ; -3.652 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]  ; CLOCK_50   ; -3.476 ; -3.476 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.381 ; -3.381 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]  ; CLOCK_50   ; -3.469 ; -3.469 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -3.982 ; -3.982 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -4.097 ; -4.097 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -4.053 ; -4.053 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -3.988 ; -3.988 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -3.814 ; -3.814 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -3.583 ; -3.583 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.246 ; -4.246 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -2.588 ; -2.588 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.717 ; -2.717 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.606 ; -2.606 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -2.850 ; -2.850 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.799 ; -2.799 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.588 ; -2.588 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -2.741 ; -2.741 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -2.649 ; -2.649 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -2.745 ; -2.745 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.655 ; -2.655 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.728 ; -2.728 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -2.804 ; -2.804 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.701 ; -2.701 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -2.595 ; -2.595 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -2.851 ; -2.851 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -2.667 ; -2.667 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -2.869 ; -2.869 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.411 ; -1.411 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[4]       ; CLOCK_50   ; -2.024 ; -2.024 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[5]       ; CLOCK_50   ; -2.465 ; -2.465 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[6]       ; CLOCK_50   ; -1.411 ; -1.411 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[7]       ; CLOCK_50   ; -2.013 ; -2.013 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.901 ; -1.901 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -2.806 ; -2.806 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.912 ; -3.912 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.976  ; 4.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.968  ; 4.968  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.961  ; 4.961  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.979  ; 4.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.575  ; 4.575  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.572  ; 4.572  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.829  ; 4.829  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.957  ; 4.957  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.939  ; 4.939  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.621  ; 4.621  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.960  ; 4.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.876  ; 4.876  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.603  ; 4.603  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 5.116  ; 5.116  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.132  ; 4.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 5.719  ; 5.719  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 5.245  ; 5.245  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 5.233  ; 5.233  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.528  ; 4.528  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 5.242  ; 5.242  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 5.231  ; 5.231  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 5.205  ; 5.205  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.976  ; 4.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 5.219  ; 5.219  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 5.619  ; 5.619  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 5.585  ; 5.585  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 5.604  ; 5.604  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 5.719  ; 5.719  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 5.237  ; 5.237  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 5.234  ; 5.234  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 5.326  ; 5.326  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 5.228  ; 5.228  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.973  ; 4.973  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.603  ; 4.603  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 5.289  ; 5.289  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.697  ; 4.697  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 4.965  ; 4.965  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 14.461 ; 14.461 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 4.891  ; 4.891  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 4.877  ; 4.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 5.789  ; 5.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 14.461 ; 14.461 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 12.410 ; 12.410 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 11.600 ; 11.600 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 11.450 ; 11.450 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 10.414 ; 10.414 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 11.541 ; 11.541 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 11.776 ; 11.776 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 11.700 ; 11.700 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 9.649  ; 9.649  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 9.471  ; 9.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 8.629  ; 8.629  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 9.317  ; 9.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 12.716 ; 12.716 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 9.451  ; 9.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 9.023  ; 9.023  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 8.690  ; 8.690  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 8.997  ; 8.997  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 9.044  ; 9.044  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 8.581  ; 8.581  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 8.108  ; 8.108  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 10.645 ; 10.645 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 11.206 ; 11.206 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 8.688  ; 8.688  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 8.674  ; 8.674  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 5.080  ; 5.080  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 7.248  ; 7.248  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 6.485  ; 6.485  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 5.586  ; 5.586  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 6.211  ; 6.211  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 5.878  ; 5.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 5.796  ; 5.796  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 6.545  ; 6.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 6.603  ; 6.603  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 5.956  ; 5.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.578  ; 6.578  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.859  ; 6.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 7.248  ; 7.248  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 5.926  ; 5.926  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 5.560  ; 5.560  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 6.204  ; 6.204  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 5.560  ; 5.560  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 5.998  ; 5.998  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 6.164  ; 6.164  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 6.242  ; 6.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.495  ; 4.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.520  ; 4.520  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 6.390  ; 6.390  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 5.952  ; 5.952  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 6.398  ; 6.398  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 15.943 ; 15.943 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 11.353 ; 11.353 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 10.347 ; 10.347 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 10.364 ; 10.364 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.061  ; 9.061  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 10.452 ; 10.452 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 8.919  ; 8.919  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 9.286  ; 9.286  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 9.483  ; 9.483  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 10.865 ; 10.865 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 10.980 ; 10.980 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 9.672  ; 9.672  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 9.251  ; 9.251  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 9.756  ; 9.756  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 15.629 ; 15.629 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 15.506 ; 15.506 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 15.075 ; 15.075 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 14.986 ; 14.986 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 15.943 ; 15.943 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.012  ; 5.012  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.780  ; 4.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.763  ; 4.763  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.503  ; 4.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.207  ; 4.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.535  ; 4.535  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.249  ; 4.249  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.233  ; 4.233  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 4.510  ; 4.510  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.468  ; 4.468  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.719  ; 4.719  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.473  ; 4.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.479  ; 4.479  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.752  ; 4.752  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 4.823  ; 4.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 5.012  ; 5.012  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 10.298 ; 10.298 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 6.042  ; 6.042  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 10.018 ; 10.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 8.185  ; 8.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 5.759  ; 5.759  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 6.185  ; 6.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 6.185  ; 6.185  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 5.542  ; 5.542  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 5.860  ; 5.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 5.611  ; 5.611  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 6.495  ; 6.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 6.095  ; 6.095  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 5.070  ; 5.070  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 5.900  ; 5.900  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 6.495  ; 6.495  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.655  ; 5.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 6.538  ; 6.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 5.868  ; 5.868  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 6.538  ; 6.538  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 5.580  ; 5.580  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 5.576  ; 5.576  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 6.268  ; 6.268  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.807  ; 1.807  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.986  ; 1.986  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.978  ; 1.978  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.984  ; 1.984  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.992  ; 1.992  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.807  ; 1.807  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.934  ; 1.934  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.963  ; 1.963  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.980  ; 1.980  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.976  ; 1.976  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.834  ; 1.834  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.824  ; 1.824  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.659  ; 1.659  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.835  ; 1.835  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 2.086  ; 2.086  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 2.077  ; 2.077  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.835  ; 1.835  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 2.080  ; 2.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 2.072  ; 2.072  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 2.046  ; 2.046  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.998  ; 1.998  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 2.075  ; 2.075  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 2.242  ; 2.242  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 2.225  ; 2.225  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 2.227  ; 2.227  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 2.298  ; 2.298  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 2.080  ; 2.080  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 2.081  ; 2.081  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 2.132  ; 2.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 2.076  ; 2.076  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.983  ; 1.983  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.827  ; 1.827  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 2.087  ; 2.087  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.882  ; 1.882  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.082  ; 2.082  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.020  ; 2.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.035  ; 2.035  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.025  ; 2.025  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.387  ; 2.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[8]     ; CLOCK_50   ; 3.163  ; 3.163  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[10]    ; CLOCK_50   ; 3.608  ; 3.608  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[11]    ; CLOCK_50   ; 2.809  ; 2.809  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[12]    ; CLOCK_50   ; 2.986  ; 2.986  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[13]    ; CLOCK_50   ; 2.628  ; 2.628  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[14]    ; CLOCK_50   ; 2.955  ; 2.955  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[15]    ; CLOCK_50   ; 3.117  ; 3.117  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[16]    ; CLOCK_50   ; 2.926  ; 2.926  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[17]    ; CLOCK_50   ; 2.874  ; 2.874  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[18]    ; CLOCK_50   ; 2.806  ; 2.806  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[19]    ; CLOCK_50   ; 2.333  ; 2.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[20]    ; CLOCK_50   ; 2.811  ; 2.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[21]    ; CLOCK_50   ; 3.484  ; 3.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[23]    ; CLOCK_50   ; 2.935  ; 2.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[24]    ; CLOCK_50   ; 2.503  ; 2.503  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[25]    ; CLOCK_50   ; 2.577  ; 2.577  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[26]    ; CLOCK_50   ; 2.471  ; 2.471  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[27]    ; CLOCK_50   ; 2.476  ; 2.476  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[28]    ; CLOCK_50   ; 2.387  ; 2.387  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[29]    ; CLOCK_50   ; 2.246  ; 2.246  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[30]    ; CLOCK_50   ; 2.522  ; 2.522  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[31]    ; CLOCK_50   ; 2.437  ; 2.437  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[32]    ; CLOCK_50   ; 2.370  ; 2.370  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[33]    ; CLOCK_50   ; 2.092  ; 2.092  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[34]    ; CLOCK_50   ; 2.020  ; 2.020  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.591  ; 2.591  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 2.292  ; 2.292  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.473  ; 2.473  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 2.395  ; 2.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 2.340  ; 2.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 2.662  ; 2.662  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.340  ; 2.340  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[21]    ; CLOCK_50   ; 2.334  ; 2.334  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.601  ; 2.601  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.556  ; 2.556  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.333  ; 2.333  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[26]    ; CLOCK_50   ; 2.307  ; 2.307  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[27]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.207  ; 2.207  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[29]    ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.370  ; 2.370  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.322  ; 2.322  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 2.496  ; 2.496  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.877  ; 1.877  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 2.521  ; 2.521  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 2.319  ; 2.319  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 2.530  ; 2.530  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.707  ; 2.707  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.704  ; 3.704  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.166  ; 3.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.295  ; 3.295  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.917  ; 2.917  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.160  ; 3.160  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.707  ; 2.707  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.710  ; 2.710  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.776  ; 2.776  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.356  ; 3.356  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 3.115  ; 3.115  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.827  ; 2.827  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.805  ; 2.805  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.164  ; 3.164  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.475  ; 3.475  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.461  ; 3.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.983  ; 2.983  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.083  ; 3.083  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 3.780  ; 3.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.764  ; 1.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 1.982  ; 1.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.977  ; 1.977  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.880  ; 1.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 1.969  ; 1.969  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 1.764  ; 1.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.901  ; 1.901  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.789  ; 1.789  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.783  ; 1.783  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 1.876  ; 1.876  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.850  ; 1.850  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.935  ; 1.935  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 1.849  ; 1.849  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.859  ; 1.859  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.956  ; 1.956  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.005  ; 2.005  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 2.097  ; 2.097  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.240  ; 3.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.525  ; 2.525  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.131  ; 3.131  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 3.348  ; 3.348  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.357  ; 2.357  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.240  ; 2.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.508  ; 2.508  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.240  ; 2.240  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.377  ; 2.377  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.271  ; 2.271  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.143  ; 2.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.453  ; 2.453  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.143  ; 2.143  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.397  ; 2.397  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.632  ; 2.632  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.373  ; 2.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.309  ; 2.309  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.422  ; 2.422  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.651  ; 2.651  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.317  ; 2.317  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.309  ; 2.309  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.590  ; 2.590  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------+
; Progagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; SW[4]      ; GPIO_0[8]   ; 6.803  ; 6.803  ; 6.803  ; 6.803  ;
; SW[4]      ; GPIO_0[10]  ; 6.817  ; 6.817  ; 6.817  ; 6.817  ;
; SW[4]      ; GPIO_0[11]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[12]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[13]  ; 9.919  ; 9.919  ; 9.919  ; 9.919  ;
; SW[4]      ; GPIO_0[14]  ; 9.655  ; 9.655  ; 9.655  ; 9.655  ;
; SW[4]      ; GPIO_0[15]  ; 9.645  ; 9.645  ; 9.645  ; 9.645  ;
; SW[4]      ; GPIO_0[16]  ; 9.730  ; 9.730  ; 9.730  ; 9.730  ;
; SW[4]      ; GPIO_0[17]  ; 6.373  ; 6.373  ; 6.373  ; 6.373  ;
; SW[4]      ; GPIO_0[18]  ; 6.333  ; 6.333  ; 6.333  ; 6.333  ;
; SW[4]      ; GPIO_0[19]  ; 6.363  ; 6.363  ; 6.363  ; 6.363  ;
; SW[4]      ; GPIO_0[20]  ; 6.323  ; 6.323  ; 6.323  ; 6.323  ;
; SW[4]      ; GPIO_0[21]  ; 6.323  ; 6.323  ; 6.323  ; 6.323  ;
; SW[4]      ; GPIO_0[23]  ; 6.240  ; 6.240  ; 6.240  ; 6.240  ;
; SW[4]      ; GPIO_0[24]  ; 6.354  ; 6.354  ; 6.354  ; 6.354  ;
; SW[4]      ; GPIO_0[25]  ; 6.354  ; 6.354  ; 6.354  ; 6.354  ;
; SW[4]      ; GPIO_0[26]  ; 6.313  ; 6.313  ; 6.313  ; 6.313  ;
; SW[4]      ; GPIO_0[27]  ; 6.341  ; 6.341  ; 6.341  ; 6.341  ;
; SW[4]      ; GPIO_0[28]  ; 6.733  ; 6.733  ; 6.733  ; 6.733  ;
; SW[4]      ; GPIO_0[29]  ; 6.733  ; 6.733  ; 6.733  ; 6.733  ;
; SW[4]      ; GPIO_0[30]  ; 9.923  ; 9.923  ; 9.923  ; 9.923  ;
; SW[4]      ; GPIO_0[31]  ; 10.322 ; 10.322 ; 10.322 ; 10.322 ;
; SW[4]      ; GPIO_0[32]  ; 6.315  ; 6.315  ; 6.315  ; 6.315  ;
; SW[4]      ; GPIO_0[33]  ; 6.315  ; 6.315  ; 6.315  ; 6.315  ;
; SW[4]      ; GPIO_0[34]  ; 6.703  ; 6.703  ; 6.703  ; 6.703  ;
; SW[4]      ; GPIO_1[0]   ;        ; 8.350  ; 8.350  ;        ;
; SW[4]      ; GPIO_1[1]   ;        ; 7.814  ; 7.814  ;        ;
; SW[4]      ; GPIO_1[2]   ;        ; 8.106  ; 8.106  ;        ;
; SW[4]      ; GPIO_1[3]   ;        ; 7.864  ; 7.864  ;        ;
; SW[4]      ; GPIO_1[4]   ;        ; 8.058  ; 8.058  ;        ;
; SW[4]      ; GPIO_1[5]   ;        ; 8.382  ; 8.382  ;        ;
; SW[4]      ; GPIO_1[20]  ;        ; 8.343  ; 8.343  ;        ;
; SW[4]      ; GPIO_1[21]  ;        ; 7.823  ; 7.823  ;        ;
; SW[4]      ; GPIO_1[22]  ;        ; 8.876  ; 8.876  ;        ;
; SW[4]      ; GPIO_1[23]  ;        ; 8.454  ; 8.454  ;        ;
; SW[4]      ; GPIO_1[24]  ;        ; 7.993  ; 7.993  ;        ;
; SW[4]      ; GPIO_1[26]  ;        ; 7.793  ; 7.793  ;        ;
; SW[4]      ; GPIO_1[27]  ;        ; 7.427  ; 7.427  ;        ;
; SW[4]      ; GPIO_1[28]  ;        ; 7.611  ; 7.611  ;        ;
; SW[4]      ; GPIO_1[29]  ;        ; 7.427  ; 7.427  ;        ;
; SW[4]      ; GPIO_1[30]  ;        ; 8.327  ; 8.327  ;        ;
; SW[4]      ; GPIO_1[32]  ;        ; 7.795  ; 7.795  ;        ;
; SW[4]      ; GPIO_1[34]  ;        ; 8.574  ; 8.574  ;        ;
+------------+-------------+--------+--------+--------+--------+


+----------------------------------------------------------+
; Minimum Progagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; SW[4]      ; GPIO_0[8]   ; 3.382 ; 3.382 ; 3.382 ; 3.382 ;
; SW[4]      ; GPIO_0[10]  ; 3.401 ; 3.401 ; 3.401 ; 3.401 ;
; SW[4]      ; GPIO_0[11]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[12]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[13]  ; 4.589 ; 4.589 ; 4.589 ; 4.589 ;
; SW[4]      ; GPIO_0[14]  ; 4.499 ; 4.499 ; 4.499 ; 4.499 ;
; SW[4]      ; GPIO_0[15]  ; 4.489 ; 4.489 ; 4.489 ; 4.489 ;
; SW[4]      ; GPIO_0[16]  ; 4.417 ; 4.417 ; 4.417 ; 4.417 ;
; SW[4]      ; GPIO_0[17]  ; 3.155 ; 3.155 ; 3.155 ; 3.155 ;
; SW[4]      ; GPIO_0[18]  ; 3.120 ; 3.120 ; 3.120 ; 3.120 ;
; SW[4]      ; GPIO_0[19]  ; 3.131 ; 3.131 ; 3.131 ; 3.131 ;
; SW[4]      ; GPIO_0[20]  ; 3.110 ; 3.110 ; 3.110 ; 3.110 ;
; SW[4]      ; GPIO_0[21]  ; 3.110 ; 3.110 ; 3.110 ; 3.110 ;
; SW[4]      ; GPIO_0[23]  ; 3.077 ; 3.077 ; 3.077 ; 3.077 ;
; SW[4]      ; GPIO_0[24]  ; 3.128 ; 3.128 ; 3.128 ; 3.128 ;
; SW[4]      ; GPIO_0[25]  ; 3.128 ; 3.128 ; 3.128 ; 3.128 ;
; SW[4]      ; GPIO_0[26]  ; 3.126 ; 3.126 ; 3.126 ; 3.126 ;
; SW[4]      ; GPIO_0[27]  ; 3.126 ; 3.126 ; 3.126 ; 3.126 ;
; SW[4]      ; GPIO_0[28]  ; 3.295 ; 3.295 ; 3.295 ; 3.295 ;
; SW[4]      ; GPIO_0[29]  ; 3.295 ; 3.295 ; 3.295 ; 3.295 ;
; SW[4]      ; GPIO_0[30]  ; 4.519 ; 4.519 ; 4.519 ; 4.519 ;
; SW[4]      ; GPIO_0[31]  ; 4.687 ; 4.687 ; 4.687 ; 4.687 ;
; SW[4]      ; GPIO_0[32]  ; 3.101 ; 3.101 ; 3.101 ; 3.101 ;
; SW[4]      ; GPIO_0[33]  ; 3.101 ; 3.101 ; 3.101 ; 3.101 ;
; SW[4]      ; GPIO_0[34]  ; 3.265 ; 3.265 ; 3.265 ; 3.265 ;
; SW[4]      ; GPIO_1[0]   ;       ; 3.971 ; 3.971 ;       ;
; SW[4]      ; GPIO_1[1]   ;       ; 3.781 ; 3.781 ;       ;
; SW[4]      ; GPIO_1[2]   ;       ; 3.891 ; 3.891 ;       ;
; SW[4]      ; GPIO_1[3]   ;       ; 3.806 ; 3.806 ;       ;
; SW[4]      ; GPIO_1[4]   ;       ; 3.851 ; 3.851 ;       ;
; SW[4]      ; GPIO_1[5]   ;       ; 3.989 ; 3.989 ;       ;
; SW[4]      ; GPIO_1[20]  ;       ; 3.737 ; 3.737 ;       ;
; SW[4]      ; GPIO_1[21]  ;       ; 3.687 ; 3.687 ;       ;
; SW[4]      ; GPIO_1[22]  ;       ; 4.001 ; 4.001 ;       ;
; SW[4]      ; GPIO_1[23]  ;       ; 3.860 ; 3.860 ;       ;
; SW[4]      ; GPIO_1[24]  ;       ; 3.631 ; 3.631 ;       ;
; SW[4]      ; GPIO_1[26]  ;       ; 3.660 ; 3.660 ;       ;
; SW[4]      ; GPIO_1[27]  ;       ; 3.512 ; 3.512 ;       ;
; SW[4]      ; GPIO_1[28]  ;       ; 3.504 ; 3.504 ;       ;
; SW[4]      ; GPIO_1[29]  ;       ; 3.512 ; 3.512 ;       ;
; SW[4]      ; GPIO_1[30]  ;       ; 3.764 ; 3.764 ;       ;
; SW[4]      ; GPIO_1[32]  ;       ; 3.623 ; 3.623 ;       ;
; SW[4]      ; GPIO_1[34]  ;       ; 3.895 ; 3.895 ;       ;
+------------+-------------+-------+-------+-------+-------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2288     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 126      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 9408     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 35882044 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2288     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 126      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 9408     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 35882044 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6351     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 6351     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 55    ; 55   ;
; Unconstrained Input Port Paths  ; 881   ; 881  ;
; Unconstrained Output Ports      ; 143   ; 143  ;
; Unconstrained Output Port Paths ; 1430  ; 1430 ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Sun Oct  5 21:38:25 2014
Info: Command: quartus_sta atari800core -c atari800core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari800core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -9.062
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -9.062     -1023.893 pll|altpll_component|pll|clk[1] 
    Info (332119):     2.795         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 9.625
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     9.625         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 3.948
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.948         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -2.468
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -2.468      -253.932 pll|altpll_component|pll|clk[1] 
    Info (332119):     6.441         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 13.572
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    13.572         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 2.183
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     2.183         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 448 megabytes
    Info: Processing ended: Sun Oct  5 21:38:41 2014
    Info: Elapsed time: 00:00:16
    Info: Total CPU time (on all processors): 00:00:11


