TimeQuest Timing Analyzer report for atari800core
Thu Aug 21 07:15:31 2014
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. SDC File List
  5. Clocks
  6. Slow Model Fmax Summary
  7. Slow Model Setup Summary
  8. Slow Model Hold Summary
  9. Slow Model Recovery Summary
 10. Slow Model Removal Summary
 11. Slow Model Minimum Pulse Width Summary
 12. Slow Model Setup: 'pll|altpll_component|pll|clk[1]'
 13. Slow Model Setup: 'pll|altpll_component|pll|clk[0]'
 14. Slow Model Hold: 'pll|altpll_component|pll|clk[0]'
 15. Slow Model Hold: 'pll|altpll_component|pll|clk[1]'
 16. Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'
 17. Slow Model Removal: 'pll|altpll_component|pll|clk[1]'
 18. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 19. Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 20. Slow Model Minimum Pulse Width: 'CLOCK_50'
 21. Setup Times
 22. Hold Times
 23. Clock to Output Times
 24. Minimum Clock to Output Times
 25. Output Enable Times
 26. Minimum Output Enable Times
 27. Output Disable Times
 28. Minimum Output Disable Times
 29. Fast Model Setup Summary
 30. Fast Model Hold Summary
 31. Fast Model Recovery Summary
 32. Fast Model Removal Summary
 33. Fast Model Minimum Pulse Width Summary
 34. Fast Model Setup: 'pll|altpll_component|pll|clk[1]'
 35. Fast Model Setup: 'pll|altpll_component|pll|clk[0]'
 36. Fast Model Hold: 'pll|altpll_component|pll|clk[0]'
 37. Fast Model Hold: 'pll|altpll_component|pll|clk[1]'
 38. Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'
 39. Fast Model Removal: 'pll|altpll_component|pll|clk[1]'
 40. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'
 41. Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'
 42. Fast Model Minimum Pulse Width: 'CLOCK_50'
 43. Setup Times
 44. Hold Times
 45. Clock to Output Times
 46. Minimum Clock to Output Times
 47. Output Enable Times
 48. Minimum Output Enable Times
 49. Output Disable Times
 50. Minimum Output Disable Times
 51. Multicorner Timing Analysis Summary
 52. Setup Times
 53. Hold Times
 54. Clock to Output Times
 55. Minimum Clock to Output Times
 56. Setup Transfers
 57. Hold Transfers
 58. Recovery Transfers
 59. Removal Transfers
 60. Report TCCS
 61. Report RSKM
 62. Unconstrained Paths
 63. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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programming logic devices manufactured by Altera and sold by 
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; TimeQuest Timing Analyzer Summary                                                      ;
+--------------------+-------------------------------------------------------------------+
; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name      ; atari800core                                                      ;
; Device Family      ; Cyclone II                                                        ;
; Device Name        ; EP2C20F484C7                                                      ;
; Timing Models      ; Final                                                             ;
; Delay Model        ; Combined                                                          ;
; Rise/Fall Delays   ; Unavailable                                                       ;
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+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 4           ;
; Maximum allowed            ; 2           ;
;                            ;             ;
; Average used               ; 1.14        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ;  14.3%      ;
;     Processors 3-4         ;   0.0%      ;
+----------------------------+-------------+


+------------------------------------------------------+
; SDC File List                                        ;
+------------------+--------+--------------------------+
; SDC File Path    ; Status ; Read at                  ;
+------------------+--------+--------------------------+
; atari800core.sdc ; OK     ; Thu Aug 21 07:15:25 2014 ;
+------------------+--------+--------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                               ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; Clock Name                      ; Type      ; Period ; Frequency  ; Rise   ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                            ; Targets                             ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+
; CLOCK_50                        ; Base      ; 20.000 ; 50.0 MHz   ; 0.000  ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                   ; { CLOCK_50 }                        ;
; pll|altpll_component|pll|clk[0] ; Generated ; 8.695  ; 115.01 MHz ; 0.000  ; 4.347  ; 50.00      ; 10        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[0] } ;
; pll|altpll_component|pll|clk[1] ; Generated ; 17.391 ; 57.5 MHz   ; 0.000  ; 8.695  ; 50.00      ; 20        ; 23          ;       ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[1] } ;
; pll|altpll_component|pll|clk[2] ; Generated ; 8.695  ; 115.01 MHz ; -1.304 ; 3.043  ; 50.00      ; 10        ; 23          ; -54.0 ;        ;           ;            ; false    ; CLOCK_50 ; pll|altpll_component|pll|inclk[0] ; { pll|altpll_component|pll|clk[2] } ;
+---------------------------------+-----------+--------+------------+--------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-----------------------------------+-------------------------------------+


+-----------------------------------------------------------------------+
; Slow Model Fmax Summary                                               ;
+------------+-----------------+---------------------------------+------+
; Fmax       ; Restricted Fmax ; Clock Name                      ; Note ;
+------------+-----------------+---------------------------------+------+
; 58.85 MHz  ; 58.85 MHz       ; pll|altpll_component|pll|clk[1] ;      ;
; 181.49 MHz ; 181.49 MHz      ; pll|altpll_component|pll|clk[0] ;      ;
+------------+-----------------+---------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+----------------------------------------------------------+
; Slow Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -7.949 ; -853.260      ;
; pll|altpll_component|pll|clk[0] ; 2.719  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Slow Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.445 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.445 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Recovery Summary                             ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 9.763 ; 0.000         ;
+---------------------------------+-------+---------------+


+---------------------------------------------------------+
; Slow Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 6.109 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.236  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.131  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                    ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                               ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -7.949 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 10.462     ;
; -7.880 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 10.382     ;
; -7.870 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 10.383     ;
; -7.814 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 10.323     ;
; -7.804 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 10.317     ;
; -7.801 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 10.303     ;
; -7.778 ; SRAM_DQ[0]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 10.292     ;
; -7.774 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 10.291     ;
; -7.742 ; SRAM_DQ[14] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 10.255     ;
; -7.735 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 10.244     ;
; -7.727 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 10.230     ;
; -7.724 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 10.238     ;
; -7.712 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 10.225     ;
; -7.693 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 10.202     ;
; -7.680 ; SRAM_DQ[11] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 10.183     ;
; -7.660 ; SRAM_DQ[12] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 10.177     ;
; -7.653 ; SRAM_DQ[1]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 10.166     ;
; -7.614 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 10.123     ;
; -7.613 ; SRAM_DQ[12] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 10.116     ;
; -7.609 ; SRAM_DQ[3]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 10.112     ;
; -7.605 ; SRAM_DQ[10] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 10.118     ;
; -7.598 ; SRAM_DQ[12] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 10.111     ;
; -7.585 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.099      ; 10.087     ;
; -7.565 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.114      ; 10.082     ;
; -7.526 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 10.035     ;
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; -7.144 ; SRAM_DQ[10] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[1]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 9.657      ;
; -7.143 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 9.646      ;
; -7.143 ; SRAM_DQ[3]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 9.646      ;
; -7.139 ; SRAM_DQ[3]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.106      ; 9.648      ;
; -7.138 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[40] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.100      ; 9.641      ;
; -7.137 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[10] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 9.650      ;
; -7.137 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[22] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.092      ; 9.632      ;
; -7.118 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 9.631      ;
; -7.098 ; SRAM_DQ[10] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.111      ; 9.612      ;
; -7.094 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 9.607      ;
; -7.092 ; SRAM_DQ[10] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; 0.110      ; 9.605      ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                          ;
+-------+----------------------------------------------------------+--------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                      ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+--------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 2.719 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 6.004      ;
; 3.185 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.558      ;
; 3.211 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.516      ;
; 3.215 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.528      ;
; 3.246 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.472      ;
; 3.312 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.406      ;
; 3.326 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.392      ;
; 3.338 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 5.389      ;
; 3.364 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.379      ;
; 3.392 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.326      ;
; 3.406 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.312      ;
; 3.417 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.301      ;
; 3.438 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 5.290      ;
; 3.472 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.246      ;
; 3.486 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.232      ;
; 3.491 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.252      ;
; 3.497 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.221      ;
; 3.521 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.222      ;
; 3.550 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.193      ;
; 3.552 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.166      ;
; 3.566 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.152      ;
; 3.577 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.141      ;
; 3.596 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.147      ;
; 3.605 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.128      ;
; 3.614 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.104      ;
; 3.625 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.118      ;
; 3.632 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.086      ;
; 3.646 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.072      ;
; 3.657 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.061      ;
; 3.659 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.084      ;
; 3.660 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.083      ;
; 3.669 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 5.059      ;
; 3.671 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.072      ;
; 3.671 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.072      ;
; 3.674 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 5.049      ;
; 3.683 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 5.050      ;
; 3.690 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.053      ;
; 3.694 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.024      ;
; 3.702 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.041      ;
; 3.712 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.031      ;
; 3.712 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 5.006      ;
; 3.737 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.981      ;
; 3.739 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.988      ;
; 3.742 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 5.001      ;
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; 3.751 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.967      ;
; 3.751 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.967      ;
; 3.751 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.967      ;
; 3.751 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.967      ;
; 3.751 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.967      ;
; 3.759 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 4.969      ;
; 3.774 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.944      ;
; 3.781 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 4.947      ;
; 3.788 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.955      ;
; 3.788 ; sdram_statemachine:sdram_adaptor|READ_EN_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.939      ;
; 3.806 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.937      ;
; 3.817 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.901      ;
; 3.817 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.901      ;
; 3.817 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.901      ;
; 3.817 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.901      ;
; 3.817 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.901      ;
; 3.817 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.901      ;
; 3.817 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.901      ;
; 3.818 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.925      ;
; 3.828 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 4.905      ;
; 3.832 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.911      ;
; 3.836 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.907      ;
; 3.840 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.903      ;
; 3.850 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.010     ; 4.873      ;
; 3.854 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.864      ;
; 3.862 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.881      ;
; 3.873 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.870      ;
; 3.914 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.829      ;
; 3.915 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.828      ;
; 3.922 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.796      ;
; 3.922 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.796      ;
; 3.922 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.796      ;
; 3.922 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.796      ;
; 3.922 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.796      ;
; 3.922 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.796      ;
; 3.934 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.784      ;
; 3.938 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.805      ;
; 3.971 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.772      ;
; 3.972 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.771      ;
; 4.013 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.730      ;
; 4.014 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.015     ; 4.704      ;
; 4.016 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.727      ;
; 4.016 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.727      ;
; 4.021 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]          ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.010      ; 4.722      ;
; 4.054 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[8]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.682      ;
; 4.054 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[9]                 ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.682      ;
; 4.054 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[10]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.682      ;
; 4.055 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|addr_reg[11]                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.003      ; 4.681      ;
; 4.081 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.646      ;
; 4.081 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.646      ;
; 4.081 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.646      ;
; 4.081 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.646      ;
; 4.081 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.646      ;
; 4.081 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.646      ;
; 4.081 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 4.646      ;
+-------+----------------------------------------------------------+--------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.622 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[17]          ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.907      ;
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; 0.857 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[0]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.141      ;
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; 0.910 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|we_n_reg                     ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.195      ;
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; 0.976 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.262      ;
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; 1.031 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.317      ;
; 1.031 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.317      ;
; 1.034 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.320      ;
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; 1.121 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[11]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.405      ;
; 1.135 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.418      ;
; 1.140 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[18]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 1.423      ;
; 1.149 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[3]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.433      ;
; 1.157 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.441      ;
; 1.168 ; sdram_statemachine:sdram_adaptor|request_sreg                 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 1.449      ;
; 1.198 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 1.483      ;
; 1.202 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[5]           ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.486      ;
; 1.203 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.487      ;
; 1.205 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[12]          ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.489      ;
; 1.206 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.490      ;
; 1.206 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.490      ;
; 1.210 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[8]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.494      ;
; 1.212 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.496      ;
; 1.214 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.499      ;
; 1.222 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.506      ;
; 1.236 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.522      ;
; 1.237 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.523      ;
; 1.238 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.524      ;
; 1.247 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.531      ;
; 1.253 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.537      ;
; 1.271 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[24]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.553      ;
; 1.271 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.553      ;
; 1.273 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.558      ;
; 1.273 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 1.557      ;
; 1.274 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.556      ;
; 1.275 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.561      ;
; 1.278 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.560      ;
; 1.287 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[30]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.569      ;
; 1.290 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.572      ;
; 1.302 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[2]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.004     ; 1.583      ;
; 1.324 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[27]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.003     ; 1.606      ;
; 1.367 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.652      ;
; 1.370 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.655      ;
; 1.373 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 1.658      ;
; 1.383 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.003     ; 1.666      ;
; 1.386 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.003     ; 1.669      ;
; 1.391 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.003     ; 1.674      ;
; 1.394 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.003     ; 1.677      ;
; 1.396 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.003     ; 1.679      ;
; 1.396 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.003     ; 1.679      ;
; 1.397 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.003     ; 1.680      ;
; 1.407 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.693      ;
; 1.408 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.694      ;
; 1.412 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.698      ;
; 1.416 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.702      ;
; 1.417 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.703      ;
; 1.444 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.730      ;
; 1.448 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.734      ;
; 1.449 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.735      ;
; 1.449 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.735      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                   ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                              ; To Node                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.445 ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_store_sp2               ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_store_sp2               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                   ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
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; 0.445 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[3]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[3]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[4]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[4]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[5]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[6]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[7]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[0]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|gtia_player:player1|count_reg[0]                      ; atari800core:atari800|gtia:gtia1|gtia_player:player1|count_reg[0]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|gtia_player:player1|count_reg[1]                      ; atari800core:atari800|gtia:gtia1|gtia_player:player1|count_reg[1]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|shared_enable:enables|oldcpu_pending_reg                         ; atari800core:atari800|shared_enable:enables|oldcpu_pending_reg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[0]                                  ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
; 0.445 ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[2]                                  ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[2]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.731      ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                 ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 9.763  ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.018     ; 7.648      ;
; 9.790  ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[12]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.644      ;
; 9.790  ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[11]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.644      ;
; 9.790  ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[10]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.644      ;
; 9.790  ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[15]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.644      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[8]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.017     ; 7.279      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|enabled_out_reg                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[3]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[5]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_reg                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_sync_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[6]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[4]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 7.281      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[1]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 7.281      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:serout_clock_delay|shift_reg[1]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:serout_clock_delay|shift_reg[0]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_clock_reg                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_clock_last_reg                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serial_out_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 7.282      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|twotone_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|sio_out_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_clock_reg                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 7.283      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[7]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 7.284      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[6]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.007     ; 7.289      ;
; 10.133 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[7]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 7.288      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.134 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.291      ;
; 10.135 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.290      ;
; 10.135 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_active_reg                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.290      ;
; 10.135 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_shift_reg[9]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.290      ;
; 10.135 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|irqst_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 7.290      ;
; 10.135 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[1]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 7.296      ;
; 10.135 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[5]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.006      ; 7.300      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 7.283      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[0]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.278      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[2]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 7.278      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[17]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 7.282      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[7]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.285      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[7]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.285      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addr_reg[6]                                                                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.285      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_dma_addrend_reg[6]                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 7.285      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[25]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.002      ; 7.282      ;
; 10.149 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|spi_speed_reg[7]                                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.001      ; 7.281      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                               ;
+-------+-----------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[29]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 6.402      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[28]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 6.400      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[27]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 6.400      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[26]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 6.400      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[25]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.005      ; 6.400      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[24]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 6.399      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[23]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 6.399      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[22]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 6.398      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[21]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 6.398      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[20]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 6.398      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[19]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.003      ; 6.398      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[18]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 6.393      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[17]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 6.393      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[16]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 6.393      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[15]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 6.393      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[14]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 6.393      ;
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; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[12]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.002     ; 6.393      ;
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; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|instruction_reg[1]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 6.402      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|dma_cache_reg[2]                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|instruction_reg[2]                                    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 6.402      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|instruction_type_reg[1]                               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 6.394      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|vscrol_raw_reg[0]                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.007      ; 6.402      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 6.404      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.009      ; 6.404      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 6.401      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[21][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[20][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[19][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[18][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[17][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[16][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[15][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 6.395      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[14][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.004      ; 6.399      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[13][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[12][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[11][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[10][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[9][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[8][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[7][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[6][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
; 6.109 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[5][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 6.396      ;
+-------+-----------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.236 ; 4.347        ; 1.111          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                           ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                            ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6  ;
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; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_datain_reg3   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_we_reg        ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a2~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a3~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a6~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a7~porta_memory_reg0   ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6 ;
; 6.131 ; 8.695        ; 2.564          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7 ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.369 ; 20.000       ; 2.631          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.225  ; 7.225  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 6.853  ; 6.853  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.225  ; 7.225  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.150  ; 7.150  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.168  ; 7.168  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.173  ; 7.173  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 6.892  ; 6.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.199  ; 7.199  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 6.920  ; 6.920  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.785  ; 6.785  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.121  ; 7.121  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.493  ; 6.493  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.795  ; 6.795  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.422  ; 6.422  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 6.529  ; 6.529  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 6.783  ; 6.783  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.642  ; 7.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 7.239  ; 7.239  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 7.492  ; 7.492  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 7.642  ; 7.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 7.195  ; 7.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 7.326  ; 7.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 7.146  ; 7.146  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 6.636  ; 6.636  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 6.617  ; 6.617  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.764  ; 6.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.526  ; 6.526  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.328  ; 8.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 7.867  ; 7.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.527  ; 7.527  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.433  ; 7.433  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 10.314 ; 10.314 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 10.143 ; 10.143 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 10.018 ; 10.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 9.880  ; 9.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 9.974  ; 9.974  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 10.139 ; 10.139 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 9.839  ; 9.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 10.169 ; 10.169 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 10.235 ; 10.235 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 10.089 ; 10.089 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 9.872  ; 9.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 9.970  ; 9.970  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 10.045 ; 10.045 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 10.025 ; 10.025 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 9.841  ; 9.841  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 10.107 ; 10.107 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 10.314 ; 10.314 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 14.716 ; 14.716 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 14.716 ; 14.716 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 13.489 ; 13.489 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.219  ; 7.219  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -5.896 ; -5.896 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -6.372 ; -6.372 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -6.589 ; -6.589 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -6.853 ; -6.853 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -6.532 ; -6.532 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -6.649 ; -6.649 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -6.247 ; -6.247 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -6.568 ; -6.568 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -6.415 ; -6.415 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -6.532 ; -6.532 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -6.247 ; -6.247 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -6.240 ; -6.240 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -6.257 ; -6.257 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -6.021 ; -6.021 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -5.896 ; -5.896 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -5.901 ; -5.901 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -6.144 ; -6.144 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_1[*]    ; CLOCK_50   ; -6.278 ; -6.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -6.991 ; -6.991 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -7.244 ; -7.244 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -7.394 ; -7.394 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -6.947 ; -6.947 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -7.078 ; -7.078 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -6.898 ; -6.898 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -6.388 ; -6.388 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -6.369 ; -6.369 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -6.516 ; -6.516 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -6.278 ; -6.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -7.320 ; -7.320 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -7.619 ; -7.619 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -7.279 ; -7.279 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -7.185 ; -7.185 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -4.928 ; -4.928 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -5.649 ; -5.649 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -5.911 ; -5.911 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -5.657 ; -5.657 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -5.097 ; -5.097 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -5.042 ; -5.042 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -5.504 ; -5.504 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -5.392 ; -5.392 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -5.471 ; -5.471 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -5.742 ; -5.742 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -5.765 ; -5.765 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -5.769 ; -5.769 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -5.181 ; -5.181 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -4.928 ; -4.928 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -5.506 ; -5.506 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -5.330 ; -5.330 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -5.513 ; -5.513 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -3.516 ; -3.516 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -3.516 ; -3.516 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -5.518 ; -5.518 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -6.971 ; -6.971 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.784  ; 4.784  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.418  ; 4.418  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.738  ; 4.738  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.421  ; 4.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.030  ; 4.030  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.028  ; 4.028  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.378  ; 4.378  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.384  ; 4.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.399  ; 4.399  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.784  ; 4.784  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.402  ; 4.402  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.476  ; 4.476  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.955  ; 4.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.136  ; 4.136  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.374  ; 4.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.848  ; 4.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.493  ; 4.493  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.456  ; 4.456  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.758  ; 4.758  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.461  ; 4.461  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 4.824  ; 4.824  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 4.828  ; 4.828  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.827  ; 4.827  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.848  ; 4.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.378  ; 4.378  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.060  ; 4.060  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.076  ; 4.076  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.053  ; 4.053  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.415  ; 4.415  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.429  ; 4.429  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.424  ; 4.424  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.045  ; 4.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.132  ; 4.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.377  ; 4.377  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.131  ; 4.131  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 6.655  ; 6.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.766  ; 6.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 5.918  ; 5.918  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 5.889  ; 5.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.766  ; 6.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.544  ; 8.544  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 6.756  ; 6.756  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 7.395  ; 7.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 6.708  ; 6.708  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.888  ; 7.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.256  ; 8.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 7.585  ; 7.585  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 5.944  ; 5.944  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.696  ; 6.696  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 8.394  ; 8.394  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 6.540  ; 6.540  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 6.237  ; 6.237  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 7.070  ; 7.070  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 7.332  ; 7.332  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 8.544  ; 8.544  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.427  ; 4.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.439  ; 4.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.618  ; 4.618  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.892  ; 4.892  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.943  ; 4.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 14.607 ; 14.607 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.316  ; 8.316  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 8.732  ; 8.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.196  ; 8.196  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.950  ; 9.950  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 10.185 ; 10.185 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 9.885  ; 9.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 9.512  ; 9.512  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.566  ; 8.566  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.003  ; 8.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 9.982  ; 9.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 8.147  ; 8.147  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 8.195  ; 8.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 8.093  ; 8.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 13.950 ; 13.950 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 13.597 ; 13.597 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 14.274 ; 14.274 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 14.255 ; 14.255 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 14.607 ; 14.607 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.493  ; 5.493  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.967  ; 4.967  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.441  ; 4.441  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.169  ; 4.169  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.189  ; 5.189  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.890  ; 4.890  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.226  ; 4.226  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.178  ; 4.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 5.493  ; 5.493  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.133  ; 4.133  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.952  ; 4.952  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.238  ; 4.238  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.506  ; 4.506  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.065  ; 5.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.161  ; 4.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.421  ; 8.421  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 5.399  ; 5.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 8.309  ; 8.309  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.478  ; 5.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.458  ; 6.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 11.653 ; 11.653 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 11.008 ; 11.008 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 10.700 ; 10.700 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 11.653 ; 11.653 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 10.393 ; 10.393 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 10.864 ; 10.864 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 10.695 ; 10.695 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 10.864 ; 10.864 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 10.535 ; 10.535 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 9.161  ; 9.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.929  ; 5.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 10.322 ; 10.322 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 9.519  ; 9.519  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 10.322 ; 10.322 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 9.811  ; 9.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 9.057  ; 9.057  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.098  ; 5.098  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.028  ; 4.028  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.418  ; 4.418  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.738  ; 4.738  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.421  ; 4.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.030  ; 4.030  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.028  ; 4.028  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.378  ; 4.378  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.384  ; 4.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.399  ; 4.399  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.784  ; 4.784  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.402  ; 4.402  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.476  ; 4.476  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.955  ; 4.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.136  ; 4.136  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.374  ; 4.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.053  ; 4.053  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.493  ; 4.493  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.456  ; 4.456  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.758  ; 4.758  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.461  ; 4.461  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 4.824  ; 4.824  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 4.828  ; 4.828  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.827  ; 4.827  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.848  ; 4.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.378  ; 4.378  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.060  ; 4.060  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.076  ; 4.076  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.053  ; 4.053  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.415  ; 4.415  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.429  ; 4.429  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.424  ; 4.424  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.045  ; 4.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.132  ; 4.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.377  ; 4.377  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.131  ; 4.131  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 6.655  ; 6.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 5.889  ; 5.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 5.918  ; 5.918  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 5.889  ; 5.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.766  ; 6.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 5.529  ; 5.529  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 6.756  ; 6.756  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 7.395  ; 7.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 6.708  ; 6.708  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.888  ; 7.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.256  ; 8.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 7.585  ; 7.585  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 5.529  ; 5.529  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.285  ; 6.285  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 6.841  ; 6.841  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 5.784  ; 5.784  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 5.552  ; 5.552  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 6.384  ; 6.384  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 5.915  ; 5.915  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 7.594  ; 7.594  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.427  ; 4.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.439  ; 4.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.618  ; 4.618  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.892  ; 4.892  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.943  ; 4.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 5.105  ; 5.105  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 6.423  ; 6.423  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 7.392  ; 7.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 5.930  ; 5.930  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 7.102  ; 7.102  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 6.011  ; 6.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 5.157  ; 5.157  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 5.607  ; 5.607  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 6.011  ; 6.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 5.105  ; 5.105  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 6.146  ; 6.146  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 6.278  ; 6.278  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 5.780  ; 5.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 5.843  ; 5.843  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 8.169  ; 8.169  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 8.137  ; 8.137  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 7.193  ; 7.193  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 7.432  ; 7.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 6.780  ; 6.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 4.133  ; 4.133  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.967  ; 4.967  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.441  ; 4.441  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.169  ; 4.169  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.189  ; 5.189  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.890  ; 4.890  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.226  ; 4.226  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.178  ; 4.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 5.493  ; 5.493  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.133  ; 4.133  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.952  ; 4.952  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.238  ; 4.238  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.506  ; 4.506  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.065  ; 5.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.161  ; 4.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 6.092  ; 6.092  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 5.399  ; 5.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 5.980  ; 5.980  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.478  ; 5.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.458  ; 6.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 6.546  ; 6.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 6.546  ; 6.546  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 6.860  ; 6.860  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 6.851  ; 6.851  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 6.807  ; 6.807  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 6.054  ; 6.054  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 6.054  ; 6.054  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 6.597  ; 6.597  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 6.526  ; 6.526  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 6.054  ; 6.054  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.605  ; 5.605  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 5.391  ; 5.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 5.391  ; 5.391  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 6.159  ; 6.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 5.770  ; 5.770  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 6.513  ; 6.513  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.098  ; 5.098  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.096 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.096 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.112 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.112 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.127 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.097 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.137 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.137 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.107 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.107 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.102 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.102 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 5.823 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 5.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.162 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 5.166 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 5.694 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 5.704 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 5.996 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.006 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 5.817 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 5.824 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 5.166 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 5.206 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.076 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.076 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 5.966 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 5.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 5.831 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 5.976 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 5.674 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 5.927 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.096 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.096 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.112 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.112 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.127 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.097 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.137 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.137 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.107 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.107 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.102 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.102 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.740 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 5.823 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 5.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.162 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 5.166 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 5.694 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 5.704 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 5.996 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.006 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 5.817 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 5.824 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 5.166 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 5.206 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.076 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.076 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 5.966 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 5.811 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 5.831 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 5.976 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 5.674 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 5.927 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.096     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.096     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.112     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.112     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.127     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.097     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.137     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.137     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.107     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.107     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.102     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.102     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 5.823     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 5.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.162     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 5.166     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 5.694     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 5.704     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 5.996     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.006     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 5.817     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 5.824     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 5.166     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 5.206     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.076     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.076     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 5.966     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 5.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 5.831     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 5.976     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 5.674     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 5.927     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 4.096     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.096     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.112     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.112     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.127     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 4.097     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.137     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 4.137     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 4.107     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 4.107     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 4.102     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 4.102     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.740     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 5.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 5.823     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 5.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 5.162     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 5.166     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 5.694     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 5.704     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 5.996     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 6.006     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 5.817     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 5.824     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 5.166     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 5.206     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 6.076     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 6.076     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 5.966     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 5.811     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 5.831     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 5.976     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 5.674     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 5.927     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+----------------------------------------------------------+
; Fast Model Setup Summary                                 ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; -1.943 ; -175.192      ;
; pll|altpll_component|pll|clk[0] ; 6.501  ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Hold Summary                                 ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 0.215 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Recovery Summary                              ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[1] ; 13.652 ; 0.000         ;
+---------------------------------+--------+---------------+


+---------------------------------------------------------+
; Fast Model Removal Summary                              ;
+---------------------------------+-------+---------------+
; Clock                           ; Slack ; End Point TNS ;
+---------------------------------+-------+---------------+
; pll|altpll_component|pll|clk[1] ; 3.047 ; 0.000         ;
+---------------------------------+-------+---------------+


+----------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                   ;
+---------------------------------+--------+---------------+
; Clock                           ; Slack  ; End Point TNS ;
+---------------------------------+--------+---------------+
; pll|altpll_component|pll|clk[0] ; 3.347  ; 0.000         ;
; pll|altpll_component|pll|clk[1] ; 6.568  ; 0.000         ;
; CLOCK_50                        ; 10.000 ; 0.000         ;
+---------------------------------+--------+---------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[1]'                                                                                                                                    ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node   ; To Node                                                               ; Launch Clock ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+
; -1.943 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 4.079      ;
; -1.936 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 4.072      ;
; -1.891 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 4.016      ;
; -1.889 ; SRAM_DQ[0]  ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[0]                       ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 4.027      ;
; -1.884 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 4.009      ;
; -1.880 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 4.019      ;
; -1.879 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 4.005      ;
; -1.856 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.992      ;
; -1.851 ; SRAM_DQ[8]  ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[0]                       ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.259     ; 3.989      ;
; -1.837 ; SRAM_DQ[12] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[31] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.258     ; 3.976      ;
; -1.836 ; SRAM_DQ[12] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.962      ;
; -1.830 ; SRAM_DQ[3]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.956      ;
; -1.820 ; SRAM_DQ[0]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.956      ;
; -1.817 ; SRAM_DQ[11] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[26] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.943      ;
; -1.800 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.936      ;
; -1.799 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.924      ;
; -1.793 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.925      ;
; -1.788 ; SRAM_DQ[1]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.924      ;
; -1.787 ; SRAM_DQ[14] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[4]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.923      ;
; -1.786 ; SRAM_DQ[15] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.918      ;
; -1.783 ; SRAM_DQ[4]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.914      ;
; -1.782 ; SRAM_DQ[8]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[37] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.261     ; 3.918      ;
; -1.770 ; SRAM_DQ[7]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[9]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.266     ; 3.901      ;
; -1.769 ; SRAM_DQ[5]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[35] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.894      ;
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; -1.621 ; SRAM_DQ[11] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[36] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.265     ; 3.753      ;
; -1.620 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[23] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.746      ;
; -1.617 ; SRAM_DQ[6]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.262     ; 3.752      ;
; -1.614 ; SRAM_DQ[12] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[40] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.740      ;
; -1.611 ; SRAM_DQ[0]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[11] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.262     ; 3.746      ;
; -1.611 ; SRAM_DQ[0]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[18] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.262     ; 3.746      ;
; -1.611 ; SRAM_DQ[10] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.737      ;
; -1.610 ; SRAM_DQ[2]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[0]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.736      ;
; -1.609 ; SRAM_DQ[10] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[5]  ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.262     ; 3.744      ;
; -1.608 ; SRAM_DQ[3]  ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[40] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.271     ; 3.734      ;
; -1.608 ; SRAM_DQ[13] ; atari800core:atari800|cpu:cpu6502|cpu_65xx:cpu_6502_peter|opcInfo[28] ; CLOCK_50     ; pll|altpll_component|pll|clk[1] ; 0.865        ; -0.272     ; 3.733      ;
+--------+-------------+-----------------------------------------------------------------------+--------------+---------------------------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                           ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 6.501 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 2.217      ;
; 6.550 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.165      ;
; 6.585 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.130      ;
; 6.588 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.127      ;
; 6.620 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.095      ;
; 6.623 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.092      ;
; 6.643 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.072      ;
; 6.655 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.060      ;
; 6.658 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.057      ;
; 6.662 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 2.072      ;
; 6.678 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.037      ;
; 6.681 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 2.053      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.028      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.028      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.028      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.028      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.028      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.028      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.028      ;
; 6.687 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.028      ;
; 6.689 ; sdram_statemachine:sdram_adaptor|reply_reg               ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.007     ; 2.031      ;
; 6.693 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.022      ;
; 6.713 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.002      ;
; 6.714 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 2.001      ;
; 6.717 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 2.004      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.990      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.990      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.990      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.990      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.990      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.990      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.990      ;
; 6.725 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.990      ;
; 6.737 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.985      ;
; 6.748 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.967      ;
; 6.749 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.966      ;
; 6.767 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.967      ;
; 6.773 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.961      ;
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; 6.780 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.935      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.935      ;
; 6.780 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.935      ;
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; 6.784 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.931      ;
; 6.791 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.931      ;
; 6.792 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10] ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.942      ;
; 6.811 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.923      ;
; 6.819 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.896      ;
; 6.819 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.915      ;
; 6.827 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.900      ;
; 6.829 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.905      ;
; 6.830 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.904      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.832 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.890      ;
; 6.838 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.896      ;
; 6.840 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]      ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.000      ; 1.887      ;
; 6.841 ; sdram_statemachine:sdram_adaptor|delay_reg[1]            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.881      ;
; 6.842 ; sdram_statemachine:sdram_adaptor|request_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.009     ; 1.876      ;
; 6.848 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.886      ;
; 6.848 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.886      ;
; 6.849 ; sdram_statemachine:sdram_adaptor|READ_EN_sreg            ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 1.872      ;
; 6.850 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.884      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.864      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.864      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.864      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.864      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.864      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.864      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.864      ;
; 6.851 ; sdram_statemachine:sdram_adaptor|delay_reg[3]            ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.012     ; 1.864      ;
; 6.855 ; sdram_statemachine:sdram_adaptor|WRITE_EN_sreg           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.006     ; 1.866      ;
; 6.856 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.004     ; 1.867      ;
; 6.864 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.870      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|delay_reg[0]            ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.002     ; 1.856      ;
; 6.869 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]  ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; 0.007      ; 1.865      ;
; 6.870 ; sdram_statemachine:sdram_adaptor|delay_reg[2]            ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 8.695        ; -0.005     ; 1.852      ;
+-------+----------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[0]'                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                     ; To Node                                                       ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; sdram_statemachine:sdram_adaptor|reply_reg                    ; sdram_statemachine:sdram_adaptor|reply_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.444 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[15]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.594      ;
; 0.444 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[12]          ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.596      ;
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; 0.449 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[16]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.600      ;
; 0.450 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.602      ;
; 0.450 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[6]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.600      ;
; 0.450 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[4]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.600      ;
; 0.451 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.603      ;
; 0.451 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[21]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.602      ;
; 0.453 ; sdram_statemachine:sdram_adaptor|ADDRESS_IN_sreg[8]           ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.001      ; 0.605      ;
; 0.456 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[19]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.607      ;
; 0.457 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[7]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.001     ; 0.607      ;
; 0.490 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.642      ;
; 0.499 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.651      ;
; 0.500 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[2]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.651      ;
; 0.500 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.652      ;
; 0.503 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.655      ;
; 0.503 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.655      ;
; 0.506 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.658      ;
; 0.511 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[8]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[9]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.663      ;
; 0.511 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[6]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[7]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.663      ;
; 0.512 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.664      ;
; 0.513 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[26]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 0.662      ;
; 0.513 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[1]              ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; 0.000      ; 0.664      ;
; 0.513 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[28]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 0.662      ;
; 0.514 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[24]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 0.663      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.516 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[25]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 0.665      ;
; 0.517 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.669      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.670      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.670      ;
; 0.518 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.669      ;
; 0.521 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.673      ;
; 0.522 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.674      ;
; 0.523 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[0]           ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.674      ;
; 0.523 ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.675      ;
; 0.523 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[30]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 0.672      ;
; 0.524 ; sdram_statemachine:sdram_adaptor|DATA_IN_sreg[31]             ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; -0.001       ; -0.002     ; 0.673      ;
; 0.525 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.676      ;
; 0.525 ; sdram_statemachine:sdram_adaptor|sdram_state_reg[1]           ; sdram_statemachine:sdram_adaptor|dq_output_reg                ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.001     ; 0.676      ;
; 0.533 ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; -0.002     ; 0.683      ;
; 0.534 ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.686      ;
+-------+---------------------------------------------------------------+---------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                   ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                              ; To Node                                                                                ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 0.215 ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; i2sslave:audio_codec_data|CLK_FAKE                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_store_sp2               ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPUMediumCore:myzpu|state.st_store_sp2               ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                   ; zpucore:zpu|zpu_config_regs:config_regs|spi_master:spi_master1|state                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[27]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                       ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[10]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                        ; zpucore:zpu|zpu_glue:zpu_and_glue|ZPU_DO_reg[5]                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; atari800core:atari800|antic:antic1|hcount_reg[0]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; atari800core:atari800|antic:antic1|hcount_reg[1]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; atari800core:atari800|antic:antic1|hcount_reg[2]                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.215 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[5]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[5]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[6]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[6]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[7]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[7]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[0]              ; atari800core:atari800|gtia:gtia1|simple_counter:counter_hpos|value_reg[0]              ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|gtia:gtia1|gtia_player:player1|count_reg[0]                      ; atari800core:atari800|gtia:gtia1|gtia_player:player1|count_reg[0]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|gtia:gtia1|gtia_player:player1|count_reg[1]                      ; atari800core:atari800|gtia:gtia1|gtia_player:player1|count_reg[1]                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|shared_enable:enables|oldcpu_pending_reg                         ; atari800core:atari800|shared_enable:enables|oldcpu_pending_reg                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[0]                                  ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[2]                                  ; atari800core:atari800|gtia:gtia1|pmg_dma_state_reg[2]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 0.367      ;
+-------+----------------------------------------------------------------------------------------+----------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Recovery: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                                                                 ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack  ; From Node                                           ; To Node                                                                                                                    ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 13.652 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[9]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.015     ; 3.756      ;
; 13.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[12]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.760      ;
; 13.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[11]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.760      ;
; 13.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[10]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.760      ;
; 13.667 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[15]                                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.004      ; 3.760      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_addr_reg[8]                                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.014     ; 3.592      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[3]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.595      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[0]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[1]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|count_reg[7]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.602      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer2|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.595      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.595      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_reg                                                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.595      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[4]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.595      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[0]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.593      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.013     ; 3.593      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:serout_clock_delay|shift_reg[1]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.595      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serin_clock_reg                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.595      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[1]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.002     ; 3.604      ;
; 13.817 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[6]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.598      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[1]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:stimer_delay|shift_reg[0]                                  ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[0]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|enabled_out_reg                ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
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; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf2_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.601      ;
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; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[2]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
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; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[3]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[4]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[4]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[5]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer3|count_reg[6]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf3_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
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; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[6]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[5]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|clock_sync_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[6]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audf1_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.593      ;
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; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|count_reg[2]                             ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.012     ; 3.593      ;
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; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[2] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[1] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|pokey_countdown_timer:timer1|delay_line:underflow0_delay|shift_reg[0] ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|delay_line:serout_clock_delay|shift_reg[0]                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_clock_reg                                                      ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_clock_last_reg                                                 ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_active_reg                                                     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.600      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serout_shift_reg[9]                                                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.005     ; 3.600      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|serial_out_reg                                                        ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|skctl_reg[7]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|twotone_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|sio_out_reg                                                           ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.011     ; 3.594      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|audctl_reg[7]                                                         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.010     ; 3.595      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|irqst_reg[3]                                                          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.004     ; 3.601      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[5]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.003      ; 3.608      ;
; 13.818 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_glue:zpu_and_glue|zpu_di_reg[7]                                                                            ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; -0.008     ; 3.597      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[14]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.602      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[14]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.598      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[14]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.602      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[31]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.598      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out3_reg[30]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.598      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out1_reg[30]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.005      ; 3.598      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out2_reg[26]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.602      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|out4_reg[26]                                                                       ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.009      ; 3.602      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[0]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.600      ;
; 13.830 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; zpucore:zpu|zpu_config_regs:config_regs|pokey:pokey1|syncreset_enable_divider:enable_64_div|count_reg[1]                   ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 17.391       ; 0.007      ; 3.600      ;
+--------+-----------------------------------------------------+----------------------------------------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Removal: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                                                               ;
+-------+-----------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; Slack ; From Node                                           ; To Node                                                                                  ; Launch Clock                    ; Latch Clock                     ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[29]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 3.205      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[28]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 3.200      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[27]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 3.200      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[26]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 3.200      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[25]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 3.200      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[24]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 3.200      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[23]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 3.200      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[22]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[21]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[20]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[19]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[18]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[17]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[16]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[15]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[14]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[13]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[12]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[11]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[10]    ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.004     ; 3.195      ;
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; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|shared_enable:enables|delay_line:delay_line_phase|shift_reg[8]     ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.001      ; 3.200      ;
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; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[31][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 3.207      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[30][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.008      ; 3.207      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[29][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.006      ; 3.205      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[28][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[27][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[26][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[25][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[24][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[23][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[22][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[21][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[20][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[19][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[18][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[17][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[16][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[15][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; -0.001     ; 3.198      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[14][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.002      ; 3.201      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[13][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[12][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[11][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[10][0]         ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[9][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[8][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[7][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[6][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
; 3.047 ; sdram_statemachine:sdram_adaptor|reset_client_n_reg ; atari800core:atari800|antic:antic1|wide_delay_line:vscrol_delay|shift_reg[5][0]          ; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 0.000        ; 0.000      ; 3.199      ;
+-------+-----------------------------------------------------+------------------------------------------------------------------------------------------+---------------------------------+---------------------------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[0]'                                                                                                       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                        ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[0]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[10]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[11]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[1]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[2]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[3]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[4]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[5]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[6]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[7]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[8]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|addr_reg[9]                  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[0]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ba_reg[1]                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cas_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cke_reg                      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[0]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[10] ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[1]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[2]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[3]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[4]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[5]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[6]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[7]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[8]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|cycles_since_refresh_reg[9]  ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[0]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[10]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[11]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[12]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[13]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[14]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[15]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[16]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[17]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[18]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[19]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[1]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[20]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[21]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[22]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[23]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[24]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[25]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[26]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[27]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[28]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[29]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[2]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[30]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[31]             ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[3]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[4]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[5]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[6]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[7]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[8]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|data_out_reg[9]              ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[0]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[10]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[11]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[12]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[13]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[1]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[2]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[3]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[4]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[5]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[6]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[7]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[8]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|delay_reg[9]                 ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[0]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[10]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[11]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[12]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[13]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[14]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[15]               ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[1]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[2]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[3]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[4]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[5]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[6]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[7]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[8]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_out_reg[9]                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|dq_output_reg                ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ldqm_reg                     ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|ras_n_reg                    ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[0]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[10]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[11]      ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[1]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[2]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[3]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[4]       ;
; 3.347 ; 4.347        ; 1.000          ; High Pulse Width ; pll|altpll_component|pll|clk[0] ; Rise       ; sdram_statemachine:sdram_adaptor|refresh_pending_reg[5]       ;
+-------+--------------+----------------+------------------+---------------------------------+------------+---------------------------------------------------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'pll|altpll_component|pll|clk[1]'                                                                                                                                                                           ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                           ; Clock Edge ; Target                                                                                                                            ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram23_16|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0   ;
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; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a4~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a5~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a6~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_15_8|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a7~porta_memory_reg0   ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg7 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg8 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_address_reg9 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg1  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg2  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_datain_reg3  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_memory_reg0  ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a0~porta_we_reg       ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg0 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg1 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg2 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg3 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg4 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg5 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg6 ;
; 6.568 ; 8.695        ; 2.127          ; High Pulse Width ; pll|altpll_component|pll|clk[1] ; Rise       ; zpucore:zpu|generic_ram_infer:ram_31_24|altsyncram:ram_block_rtl_0|altsyncram_0c41:auto_generated|ram_block1a1~porta_address_reg7 ;
+-------+--------------+----------------+------------------+---------------------------------+------------+-----------------------------------------------------------------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                            ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                  ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[1]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|clk[2]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; pll|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                          ;
+--------+--------------+----------------+------------------+----------+------------+-----------------------------------+


+------------------------------------------------------------------------------------------+
; Setup Times                                                                              ;
+--------------+------------+-------+-------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+-------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 4.045 ; 4.045 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 3.893 ; 3.893 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 4.045 ; 4.045 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 4.035 ; 4.035 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 4.009 ; 4.009 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 4.012 ; 4.012 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 3.938 ; 3.938 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 4.041 ; 4.041 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 3.976 ; 3.976 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 3.882 ; 3.882 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 3.997 ; 3.997 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 3.768 ; 3.768 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 3.888 ; 3.888 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 3.726 ; 3.726 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 3.757 ; 3.757 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 3.861 ; 3.861 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 3.846 ; 3.846 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_1[*]    ; CLOCK_50   ; 4.307 ; 4.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 4.136 ; 4.136 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 4.220 ; 4.220 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 4.307 ; 4.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 4.110 ; 4.110 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 4.199 ; 4.199 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 4.092 ; 4.092 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 3.858 ; 3.858 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 3.839 ; 3.839 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 3.924 ; 3.924 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 3.775 ; 3.775 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 4.512 ; 4.512 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 4.427 ; 4.427 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 4.292 ; 4.292 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 4.211 ; 4.211 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 4.308 ; 4.308 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 4.254 ; 4.254 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 4.153 ; 4.153 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 4.110 ; 4.110 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 4.195 ; 4.195 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 4.245 ; 4.245 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 4.134 ; 4.134 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 4.221 ; 4.221 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 4.308 ; 4.308 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 4.216 ; 4.216 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 4.081 ; 4.081 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 4.111 ; 4.111 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 4.182 ; 4.182 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 4.202 ; 4.202 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 4.097 ; 4.097 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 4.152 ; 4.152 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 4.301 ; 4.301 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 5.888 ; 5.888 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 5.888 ; 5.888 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 5.547 ; 5.547 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 4.104 ; 4.104 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+-------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.508 ; -3.508 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.723 ; -3.723 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.771 ; -3.771 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.860 ; -3.860 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.758 ; -3.758 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.832 ; -3.832 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.643 ; -3.643 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.790 ; -3.790 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.724 ; -3.724 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.757 ; -3.757 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.654 ; -3.654 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.646 ; -3.646 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.658 ; -3.658 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.583 ; -3.583 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.508 ; -3.508 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.511 ; -3.511 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.597 ; -3.597 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.655 ; -3.655 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -4.016 ; -4.016 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -4.100 ; -4.100 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -4.187 ; -4.187 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -3.990 ; -3.990 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -4.079 ; -4.079 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.972 ; -3.972 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -3.738 ; -3.738 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.804 ; -3.804 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.655 ; -3.655 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.008 ; -4.008 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -4.307 ; -4.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -4.172 ; -4.172 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.091 ; -4.091 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -2.278 ; -2.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.559 ; -2.559 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.637 ; -2.637 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -2.586 ; -2.586 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.316 ; -2.316 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.321 ; -2.321 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -2.497 ; -2.497 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -2.477 ; -2.477 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -2.494 ; -2.494 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.536 ; -2.536 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.565 ; -2.565 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -2.587 ; -2.587 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.339 ; -2.339 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -2.278 ; -2.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -2.460 ; -2.460 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -2.408 ; -2.408 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -2.487 ; -2.487 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.841 ; -1.841 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.841 ; -1.841 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -2.543 ; -2.543 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.984 ; -3.984 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.930  ; 1.930  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.782  ; 1.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.605  ; 1.605  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.604  ; 1.604  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.744  ; 1.744  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.749  ; 1.749  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.930  ; 1.930  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.752  ; 1.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.813  ; 1.813  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.049  ; 2.049  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.663  ; 1.663  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.831  ; 1.831  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.810  ; 1.810  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 1.960  ; 1.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 1.951  ; 1.951  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.752  ; 1.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.635  ; 1.635  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.643  ; 1.643  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.631  ; 1.631  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.778  ; 1.778  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.786  ; 1.786  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.784  ; 1.784  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.625  ; 1.625  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.658  ; 1.658  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.742  ; 1.742  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.657  ; 1.657  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.823  ; 2.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.840  ; 2.840  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.461  ; 2.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.444  ; 2.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.840  ; 2.840  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 3.480  ; 3.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.755  ; 2.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.011  ; 3.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.794  ; 2.794  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.253  ; 3.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.392  ; 3.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.166  ; 3.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.401  ; 2.401  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.732  ; 2.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 3.418  ; 3.418  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.578  ; 2.578  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.504  ; 2.504  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.810  ; 2.810  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.974  ; 2.974  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 3.480  ; 3.480  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.827  ; 1.827  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.839  ; 1.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.878  ; 1.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.925  ; 1.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.962  ; 1.962  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 5.735  ; 5.735  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 3.322  ; 3.322  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.484  ; 3.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 3.277  ; 3.277  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 4.017  ; 4.017  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 3.995  ; 3.995  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 3.963  ; 3.963  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 3.795  ; 3.795  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 3.411  ; 3.411  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 3.148  ; 3.148  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 4.022  ; 4.022  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 3.258  ; 3.258  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 3.235  ; 3.235  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 3.246  ; 3.246  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 5.400  ; 5.400  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 5.310  ; 5.310  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 5.492  ; 5.492  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 5.545  ; 5.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 5.735  ; 5.735  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 2.253  ; 2.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.743  ; 1.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.162  ; 2.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.945  ; 1.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.774  ; 1.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.747  ; 1.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.253  ; 2.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.709  ; 1.709  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.055  ; 2.055  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.780  ; 1.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.872  ; 1.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.724  ; 1.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 3.374  ; 3.374  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 3.300  ; 3.300  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.272  ; 2.272  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.702  ; 2.702  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 4.452  ; 4.452  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 4.242  ; 4.242  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 4.098  ; 4.098  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 4.452  ; 4.452  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 3.952  ; 3.952  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 4.181  ; 4.181  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 4.136  ; 4.136  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 4.181  ; 4.181  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 4.029  ; 4.029  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 3.594  ; 3.594  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.381  ; 2.381  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 3.936  ; 3.936  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 3.620  ; 3.620  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 3.936  ; 3.936  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 3.776  ; 3.776  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 3.500  ; 3.500  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.604  ; 1.604  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.782  ; 1.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.605  ; 1.605  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.604  ; 1.604  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.744  ; 1.744  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.749  ; 1.749  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.930  ; 1.930  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.752  ; 1.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.813  ; 1.813  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.049  ; 2.049  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.663  ; 1.663  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.631  ; 1.631  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.831  ; 1.831  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.810  ; 1.810  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 1.960  ; 1.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 1.951  ; 1.951  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.752  ; 1.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.635  ; 1.635  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.643  ; 1.643  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.631  ; 1.631  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.778  ; 1.778  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.786  ; 1.786  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.784  ; 1.784  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.625  ; 1.625  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.658  ; 1.658  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.742  ; 1.742  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.657  ; 1.657  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.823  ; 2.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.444  ; 2.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.461  ; 2.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.444  ; 2.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.840  ; 2.840  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.270  ; 2.270  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.755  ; 2.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.011  ; 3.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.794  ; 2.794  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.253  ; 3.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.392  ; 3.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.166  ; 3.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.270  ; 2.270  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.604  ; 2.604  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.802  ; 2.802  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.350  ; 2.350  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.278  ; 2.278  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.582  ; 2.582  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.435  ; 2.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 3.154  ; 3.154  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.827  ; 1.827  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.839  ; 1.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.878  ; 1.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.925  ; 1.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.962  ; 1.962  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.114  ; 2.114  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 2.670  ; 2.670  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.018  ; 3.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.484  ; 2.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.919  ; 2.919  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 2.489  ; 2.489  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.373  ; 2.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.432  ; 2.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.114  ; 2.114  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.545  ; 2.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.515  ; 2.515  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.397  ; 2.397  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.433  ; 2.433  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.305  ; 3.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.268  ; 3.268  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.962  ; 2.962  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.039  ; 3.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 2.764  ; 2.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.709  ; 1.709  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.743  ; 1.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.162  ; 2.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.945  ; 1.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.774  ; 1.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.747  ; 1.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.253  ; 2.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.709  ; 1.709  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.055  ; 2.055  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.780  ; 1.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.872  ; 1.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.724  ; 1.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.494  ; 2.494  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.420  ; 2.420  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.272  ; 2.272  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.702  ; 2.702  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.621  ; 2.621  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.621  ; 2.621  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.741  ; 2.741  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.758  ; 2.758  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.715  ; 2.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.431  ; 2.431  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.451  ; 2.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.650  ; 2.650  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.612  ; 2.612  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.431  ; 2.431  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.273  ; 2.273  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.455  ; 2.455  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.345  ; 2.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.582  ; 2.582  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Output Enable Times                                                                     ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.628 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.628 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.642 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.642 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.655 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.625 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.665 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.665 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.639 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.639 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.634 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.634 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.392 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.399 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.392 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.997 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.150 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.368 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.378 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.493 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.503 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 2.403 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.409 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.150 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.176 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.490 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.490 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.463 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.391 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.411 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.473 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.348 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.440 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+-----------------------------------------------------------------------------------------+
; Minimum Output Enable Times                                                             ;
+--------------+------------+-------+------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-------+------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.628 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.628 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.642 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.642 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.655 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.625 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.665 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.665 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.639 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.639 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.634 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.634 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.485 ;      ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.392 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.399 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.392 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.997 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.150 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.368 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.378 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.493 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.503 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 2.403 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.409 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.150 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.176 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.490 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.490 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.463 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.391 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.411 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.473 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.348 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.440 ;      ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-------+------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Output Disable Times                                                                             ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.628     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.628     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.642     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.642     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.655     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.625     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.665     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.665     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.639     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.639     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.634     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.634     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.392     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.399     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.392     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.997     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.150     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.368     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.378     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.493     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.503     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 2.403     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.409     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.150     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.176     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.490     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.490     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.463     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.391     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.411     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.473     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.348     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.440     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Output Disable Times                                                                     ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; Data Port    ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference                 ;
+--------------+------------+-----------+-----------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 1.628     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 1.628     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 1.642     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 1.642     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 1.655     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 1.625     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 1.665     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 1.665     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 1.639     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 1.639     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 1.634     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 1.634     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 1.485     ;           ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_0[*]    ; CLOCK_50   ; 2.392     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]   ; CLOCK_50   ; 2.399     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]   ; CLOCK_50   ; 2.392     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD       ; CLOCK_50   ; 1.997     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 2.150     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 2.368     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 2.378     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 2.493     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 2.503     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 2.403     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 2.409     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 2.150     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 2.176     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 2.490     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 2.490     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 2.463     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 2.391     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 2.411     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 2.473     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 2.348     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 2.440     ;           ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+-----------+-----------+------------+---------------------------------+


+------------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                            ;
+----------------------------------+----------+-------+----------+---------+---------------------+
; Clock                            ; Setup    ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+----------------------------------+----------+-------+----------+---------+---------------------+
; Worst-case Slack                 ; -7.949   ; 0.215 ; 9.763    ; 3.047   ; 3.236               ;
;  CLOCK_50                        ; N/A      ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  pll|altpll_component|pll|clk[0] ; 2.719    ; 0.215 ; N/A      ; N/A     ; 3.236               ;
;  pll|altpll_component|pll|clk[1] ; -7.949   ; 0.215 ; 9.763    ; 3.047   ; 6.131               ;
; Design-wide TNS                  ; -853.26  ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                        ; N/A      ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[0] ; 0.000    ; 0.000 ; N/A      ; N/A     ; 0.000               ;
;  pll|altpll_component|pll|clk[1] ; -853.260 ; 0.000 ; 0.000    ; 0.000   ; 0.000               ;
+----------------------------------+----------+-------+----------+---------+---------------------+


+--------------------------------------------------------------------------------------------+
; Setup Times                                                                                ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; 7.225  ; 7.225  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; 6.853  ; 6.853  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; 7.225  ; 7.225  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; 7.150  ; 7.150  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; 7.168  ; 7.168  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; 7.173  ; 7.173  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; 6.892  ; 6.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; 7.199  ; 7.199  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; 6.920  ; 6.920  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; 6.785  ; 6.785  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; 7.121  ; 7.121  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; 6.493  ; 6.493  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; 6.795  ; 6.795  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; 6.422  ; 6.422  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; 6.529  ; 6.529  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; 6.782  ; 6.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; 6.783  ; 6.783  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_1[*]    ; CLOCK_50   ; 7.642  ; 7.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; 7.239  ; 7.239  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; 7.492  ; 7.492  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; 7.642  ; 7.642  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; 7.195  ; 7.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; 7.326  ; 7.326  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; 7.146  ; 7.146  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; 6.636  ; 6.636  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; 6.617  ; 6.617  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; 6.764  ; 6.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; 6.526  ; 6.526  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; 8.328  ; 8.328  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; 7.867  ; 7.867  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; 7.527  ; 7.527  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; 7.433  ; 7.433  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; 10.314 ; 10.314 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; 10.143 ; 10.143 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; 10.018 ; 10.018 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; 9.880  ; 9.880  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; 9.974  ; 9.974  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; 10.139 ; 10.139 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; 9.839  ; 9.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; 10.169 ; 10.169 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; 10.235 ; 10.235 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; 10.089 ; 10.089 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; 9.872  ; 9.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; 9.970  ; 9.970  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; 10.045 ; 10.045 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; 10.025 ; 10.025 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; 9.841  ; 9.841  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; 10.107 ; 10.107 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; 10.314 ; 10.314 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; 14.716 ; 14.716 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; 14.716 ; 14.716 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; 13.489 ; 13.489 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; 7.219  ; 7.219  ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+--------------------------------------------------------------------------------------------+
; Hold Times                                                                                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; Data Port    ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+--------------+------------+--------+--------+------------+---------------------------------+
; DRAM_DQ[*]   ; CLOCK_50   ; -3.508 ; -3.508 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]  ; CLOCK_50   ; -3.723 ; -3.723 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]  ; CLOCK_50   ; -3.771 ; -3.771 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]  ; CLOCK_50   ; -3.860 ; -3.860 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]  ; CLOCK_50   ; -3.758 ; -3.758 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]  ; CLOCK_50   ; -3.832 ; -3.832 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]  ; CLOCK_50   ; -3.643 ; -3.643 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]  ; CLOCK_50   ; -3.790 ; -3.790 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]  ; CLOCK_50   ; -3.724 ; -3.724 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]  ; CLOCK_50   ; -3.757 ; -3.757 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]  ; CLOCK_50   ; -3.654 ; -3.654 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10] ; CLOCK_50   ; -3.646 ; -3.646 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11] ; CLOCK_50   ; -3.658 ; -3.658 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12] ; CLOCK_50   ; -3.583 ; -3.583 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13] ; CLOCK_50   ; -3.508 ; -3.508 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14] ; CLOCK_50   ; -3.511 ; -3.511 ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15] ; CLOCK_50   ; -3.597 ; -3.597 ; Rise       ; pll|altpll_component|pll|clk[0] ;
; GPIO_1[*]    ; CLOCK_50   ; -3.655 ; -3.655 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]  ; CLOCK_50   ; -4.016 ; -4.016 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]  ; CLOCK_50   ; -4.100 ; -4.100 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]  ; CLOCK_50   ; -4.187 ; -4.187 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]  ; CLOCK_50   ; -3.990 ; -3.990 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[25]  ; CLOCK_50   ; -4.079 ; -4.079 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]  ; CLOCK_50   ; -3.972 ; -3.972 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]  ; CLOCK_50   ; -3.738 ; -3.738 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]  ; CLOCK_50   ; -3.719 ; -3.719 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]  ; CLOCK_50   ; -3.804 ; -3.804 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[35]  ; CLOCK_50   ; -3.655 ; -3.655 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT     ; CLOCK_50   ; -4.008 ; -4.008 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_CLK      ; CLOCK_50   ; -4.307 ; -4.307 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; PS2_DAT      ; CLOCK_50   ; -4.172 ; -4.172 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_DATA      ; CLOCK_50   ; -4.091 ; -4.091 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]   ; CLOCK_50   ; -2.278 ; -2.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]  ; CLOCK_50   ; -2.559 ; -2.559 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]  ; CLOCK_50   ; -2.637 ; -2.637 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]  ; CLOCK_50   ; -2.586 ; -2.586 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]  ; CLOCK_50   ; -2.316 ; -2.316 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]  ; CLOCK_50   ; -2.321 ; -2.321 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]  ; CLOCK_50   ; -2.497 ; -2.497 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]  ; CLOCK_50   ; -2.477 ; -2.477 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]  ; CLOCK_50   ; -2.494 ; -2.494 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]  ; CLOCK_50   ; -2.536 ; -2.536 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]  ; CLOCK_50   ; -2.565 ; -2.565 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10] ; CLOCK_50   ; -2.587 ; -2.587 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11] ; CLOCK_50   ; -2.339 ; -2.339 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12] ; CLOCK_50   ; -2.278 ; -2.278 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13] ; CLOCK_50   ; -2.460 ; -2.460 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14] ; CLOCK_50   ; -2.408 ; -2.408 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15] ; CLOCK_50   ; -2.487 ; -2.487 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SW[*]        ; CLOCK_50   ; -1.841 ; -1.841 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[8]       ; CLOCK_50   ; -1.841 ; -1.841 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SW[9]       ; CLOCK_50   ; -2.543 ; -2.543 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_RXD     ; CLOCK_50   ; -3.984 ; -3.984 ; Rise       ; pll|altpll_component|pll|clk[1] ;
+--------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                        ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 4.784  ; 4.784  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 4.418  ; 4.418  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 4.738  ; 4.738  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 4.421  ; 4.421  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 4.030  ; 4.030  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 4.028  ; 4.028  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 4.378  ; 4.378  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 4.384  ; 4.384  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 4.399  ; 4.399  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 4.396  ; 4.396  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 4.784  ; 4.784  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 4.402  ; 4.402  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 4.476  ; 4.476  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 4.955  ; 4.955  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 4.136  ; 4.136  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 4.374  ; 4.374  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 4.848  ; 4.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 4.493  ; 4.493  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 4.456  ; 4.456  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 4.758  ; 4.758  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 4.461  ; 4.461  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 4.824  ; 4.824  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 4.828  ; 4.828  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 4.827  ; 4.827  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 4.848  ; 4.848  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 4.378  ; 4.378  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 4.060  ; 4.060  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 4.076  ; 4.076  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 4.053  ; 4.053  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 4.415  ; 4.415  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 4.431  ; 4.431  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 4.429  ; 4.429  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 4.424  ; 4.424  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 4.045  ; 4.045  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 4.132  ; 4.132  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 4.377  ; 4.377  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 4.131  ; 4.131  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 6.655  ; 6.655  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 6.766  ; 6.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 5.918  ; 5.918  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 5.889  ; 5.889  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 6.766  ; 6.766  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 8.544  ; 8.544  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 6.756  ; 6.756  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 7.395  ; 7.395  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 6.708  ; 6.708  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 7.888  ; 7.888  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 8.256  ; 8.256  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 7.585  ; 7.585  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 5.944  ; 5.944  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 6.696  ; 6.696  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 8.394  ; 8.394  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 6.540  ; 6.540  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 6.237  ; 6.237  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 7.070  ; 7.070  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 7.332  ; 7.332  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 8.544  ; 8.544  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 4.427  ; 4.427  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 4.439  ; 4.439  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 4.618  ; 4.618  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 4.892  ; 4.892  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 4.943  ; 4.943  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 14.607 ; 14.607 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 8.316  ; 8.316  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 8.732  ; 8.732  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 8.196  ; 8.196  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 9.950  ; 9.950  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 10.185 ; 10.185 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 9.885  ; 9.885  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 9.512  ; 9.512  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 8.566  ; 8.566  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 8.003  ; 8.003  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 9.982  ; 9.982  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 8.147  ; 8.147  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 8.195  ; 8.195  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 8.093  ; 8.093  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 13.950 ; 13.950 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 13.597 ; 13.597 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 14.274 ; 14.274 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 14.255 ; 14.255 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 14.607 ; 14.607 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 5.493  ; 5.493  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 4.967  ; 4.967  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 4.441  ; 4.441  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 4.169  ; 4.169  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 5.189  ; 5.189  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 4.890  ; 4.890  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 4.599  ; 4.599  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 4.226  ; 4.226  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 4.178  ; 4.178  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 5.493  ; 5.493  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 4.145  ; 4.145  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 4.133  ; 4.133  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 4.952  ; 4.952  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 4.238  ; 4.238  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 4.506  ; 4.506  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 5.065  ; 5.065  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 4.161  ; 4.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 8.421  ; 8.421  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 5.399  ; 5.399  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 8.309  ; 8.309  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 5.478  ; 5.478  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 6.458  ; 6.458  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 11.653 ; 11.653 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 11.008 ; 11.008 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 10.700 ; 10.700 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 11.653 ; 11.653 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 10.393 ; 10.393 ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 10.864 ; 10.864 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 10.695 ; 10.695 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 10.864 ; 10.864 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 10.535 ; 10.535 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 9.161  ; 9.161  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 5.929  ; 5.929  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 10.322 ; 10.322 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 9.519  ; 9.519  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 10.322 ; 10.322 ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 9.811  ; 9.811  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 9.057  ; 9.057  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 5.098  ; 5.098  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -0.232 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -0.232 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+----------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                ;
+----------------+------------+--------+--------+------------+---------------------------------+
; Data Port      ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                 ;
+----------------+------------+--------+--------+------------+---------------------------------+
; DRAM_ADDR[*]   ; CLOCK_50   ; 1.604  ; 1.604  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[0]  ; CLOCK_50   ; 1.777  ; 1.777  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[1]  ; CLOCK_50   ; 1.892  ; 1.892  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[2]  ; CLOCK_50   ; 1.782  ; 1.782  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[3]  ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[4]  ; CLOCK_50   ; 1.605  ; 1.605  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[5]  ; CLOCK_50   ; 1.604  ; 1.604  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[6]  ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[7]  ; CLOCK_50   ; 1.744  ; 1.744  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[8]  ; CLOCK_50   ; 1.754  ; 1.754  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[9]  ; CLOCK_50   ; 1.749  ; 1.749  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[10] ; CLOCK_50   ; 1.930  ; 1.930  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_ADDR[11] ; CLOCK_50   ; 1.752  ; 1.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_0      ; CLOCK_50   ; 1.813  ; 1.813  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_BA_1      ; CLOCK_50   ; 2.049  ; 2.049  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CAS_N     ; CLOCK_50   ; 1.663  ; 1.663  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_CKE       ; CLOCK_50   ; 1.739  ; 1.739  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_DQ[*]     ; CLOCK_50   ; 1.631  ; 1.631  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[0]    ; CLOCK_50   ; 1.831  ; 1.831  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[1]    ; CLOCK_50   ; 1.808  ; 1.808  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[2]    ; CLOCK_50   ; 1.915  ; 1.915  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[3]    ; CLOCK_50   ; 1.810  ; 1.810  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[4]    ; CLOCK_50   ; 1.960  ; 1.960  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[5]    ; CLOCK_50   ; 1.951  ; 1.951  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[6]    ; CLOCK_50   ; 1.966  ; 1.966  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[7]    ; CLOCK_50   ; 1.979  ; 1.979  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[8]    ; CLOCK_50   ; 1.752  ; 1.752  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[9]    ; CLOCK_50   ; 1.635  ; 1.635  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[10]   ; CLOCK_50   ; 1.643  ; 1.643  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[11]   ; CLOCK_50   ; 1.631  ; 1.631  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[12]   ; CLOCK_50   ; 1.778  ; 1.778  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[13]   ; CLOCK_50   ; 1.788  ; 1.788  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[14]   ; CLOCK_50   ; 1.786  ; 1.786  ; Rise       ; pll|altpll_component|pll|clk[0] ;
;  DRAM_DQ[15]   ; CLOCK_50   ; 1.784  ; 1.784  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_LDQM      ; CLOCK_50   ; 1.625  ; 1.625  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_RAS_N     ; CLOCK_50   ; 1.658  ; 1.658  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_UDQM      ; CLOCK_50   ; 1.742  ; 1.742  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; DRAM_WE_N      ; CLOCK_50   ; 1.657  ; 1.657  ; Rise       ; pll|altpll_component|pll|clk[0] ;
; AUD_XCK        ; CLOCK_50   ; 2.823  ; 2.823  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_0[*]      ; CLOCK_50   ; 2.444  ; 2.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[0]     ; CLOCK_50   ; 2.461  ; 2.461  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[1]     ; CLOCK_50   ; 2.444  ; 2.444  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_0[2]     ; CLOCK_50   ; 2.840  ; 2.840  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; GPIO_1[*]      ; CLOCK_50   ; 2.270  ; 2.270  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[0]     ; CLOCK_50   ; 2.755  ; 2.755  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[1]     ; CLOCK_50   ; 3.011  ; 3.011  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[2]     ; CLOCK_50   ; 2.794  ; 2.794  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[3]     ; CLOCK_50   ; 3.253  ; 3.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[4]     ; CLOCK_50   ; 3.392  ; 3.392  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[5]     ; CLOCK_50   ; 3.166  ; 3.166  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[20]    ; CLOCK_50   ; 2.270  ; 2.270  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[22]    ; CLOCK_50   ; 2.604  ; 2.604  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[23]    ; CLOCK_50   ; 2.802  ; 2.802  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[24]    ; CLOCK_50   ; 2.350  ; 2.350  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[28]    ; CLOCK_50   ; 2.278  ; 2.278  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[30]    ; CLOCK_50   ; 2.582  ; 2.582  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[32]    ; CLOCK_50   ; 2.435  ; 2.435  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  GPIO_1[34]    ; CLOCK_50   ; 3.154  ; 3.154  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SCLK       ; CLOCK_50   ; 1.827  ; 1.827  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; I2C_SDAT       ; CLOCK_50   ; 1.839  ; 1.839  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CLK         ; CLOCK_50   ; 1.878  ; 1.878  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_CMD         ; CLOCK_50   ; 1.925  ; 1.925  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SD_THREE       ; CLOCK_50   ; 1.962  ; 1.962  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_ADDR[*]   ; CLOCK_50   ; 2.114  ; 2.114  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[0]  ; CLOCK_50   ; 2.670  ; 2.670  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[1]  ; CLOCK_50   ; 3.018  ; 3.018  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[2]  ; CLOCK_50   ; 2.484  ; 2.484  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[3]  ; CLOCK_50   ; 2.919  ; 2.919  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[4]  ; CLOCK_50   ; 2.489  ; 2.489  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[5]  ; CLOCK_50   ; 2.159  ; 2.159  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[6]  ; CLOCK_50   ; 2.373  ; 2.373  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[7]  ; CLOCK_50   ; 2.432  ; 2.432  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[8]  ; CLOCK_50   ; 2.114  ; 2.114  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[9]  ; CLOCK_50   ; 2.545  ; 2.545  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[10] ; CLOCK_50   ; 2.515  ; 2.515  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[11] ; CLOCK_50   ; 2.397  ; 2.397  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[12] ; CLOCK_50   ; 2.433  ; 2.433  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[13] ; CLOCK_50   ; 3.305  ; 3.305  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[14] ; CLOCK_50   ; 3.268  ; 3.268  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[15] ; CLOCK_50   ; 2.962  ; 2.962  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[16] ; CLOCK_50   ; 3.039  ; 3.039  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_ADDR[17] ; CLOCK_50   ; 2.764  ; 2.764  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_DQ[*]     ; CLOCK_50   ; 1.709  ; 1.709  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[0]    ; CLOCK_50   ; 2.091  ; 2.091  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[1]    ; CLOCK_50   ; 1.848  ; 1.848  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[2]    ; CLOCK_50   ; 1.743  ; 1.743  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[3]    ; CLOCK_50   ; 2.162  ; 2.162  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[4]    ; CLOCK_50   ; 2.045  ; 2.045  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[5]    ; CLOCK_50   ; 1.945  ; 1.945  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[6]    ; CLOCK_50   ; 1.774  ; 1.774  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[7]    ; CLOCK_50   ; 1.747  ; 1.747  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[8]    ; CLOCK_50   ; 2.253  ; 2.253  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[9]    ; CLOCK_50   ; 1.721  ; 1.721  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[10]   ; CLOCK_50   ; 1.709  ; 1.709  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[11]   ; CLOCK_50   ; 2.055  ; 2.055  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[12]   ; CLOCK_50   ; 1.780  ; 1.780  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[13]   ; CLOCK_50   ; 1.872  ; 1.872  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[14]   ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  SRAM_DQ[15]   ; CLOCK_50   ; 1.724  ; 1.724  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_LB_N      ; CLOCK_50   ; 2.494  ; 2.494  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_OE_N      ; CLOCK_50   ; 2.208  ; 2.208  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_UB_N      ; CLOCK_50   ; 2.420  ; 2.420  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; SRAM_WE_N      ; CLOCK_50   ; 2.272  ; 2.272  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; UART_TXD       ; CLOCK_50   ; 2.702  ; 2.702  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_B[*]       ; CLOCK_50   ; 2.621  ; 2.621  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[0]      ; CLOCK_50   ; 2.621  ; 2.621  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[1]      ; CLOCK_50   ; 2.741  ; 2.741  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[2]      ; CLOCK_50   ; 2.758  ; 2.758  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_B[3]      ; CLOCK_50   ; 2.715  ; 2.715  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_G[*]       ; CLOCK_50   ; 2.431  ; 2.431  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[0]      ; CLOCK_50   ; 2.451  ; 2.451  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[1]      ; CLOCK_50   ; 2.650  ; 2.650  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[2]      ; CLOCK_50   ; 2.612  ; 2.612  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_G[3]      ; CLOCK_50   ; 2.431  ; 2.431  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_HS         ; CLOCK_50   ; 2.273  ; 2.273  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_R[*]       ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[0]      ; CLOCK_50   ; 2.174  ; 2.174  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[1]      ; CLOCK_50   ; 2.455  ; 2.455  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[2]      ; CLOCK_50   ; 2.345  ; 2.345  ; Rise       ; pll|altpll_component|pll|clk[1] ;
;  VGA_R[3]      ; CLOCK_50   ; 2.582  ; 2.582  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; VGA_VS         ; CLOCK_50   ; 2.079  ; 2.079  ; Rise       ; pll|altpll_component|pll|clk[1] ;
; DRAM_CLK       ; CLOCK_50   ; -1.423 ;        ; Rise       ; pll|altpll_component|pll|clk[2] ;
; DRAM_CLK       ; CLOCK_50   ;        ; -1.423 ; Fall       ; pll|altpll_component|pll|clk[2] ;
+----------------+------------+--------+--------+------------+---------------------------------+


+---------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                               ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2288     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 126      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 8684     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 12429688 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[0] ; 2288     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[0] ; 126      ; 0        ; 0        ; 0        ;
; CLOCK_50                        ; pll|altpll_component|pll|clk[1] ; 8684     ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[0] ; pll|altpll_component|pll|clk[1] ; 36       ; 0        ; 0        ; 0        ;
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 12429688 ; 180      ; 0        ; 21       ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Recovery Transfers                                                                                            ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 5869     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+---------------------------------------------------------------------------------------------------------------+
; Removal Transfers                                                                                             ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; From Clock                      ; To Clock                        ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
; pll|altpll_component|pll|clk[1] ; pll|altpll_component|pll|clk[1] ; 5869     ; 0        ; 0        ; 0        ;
+---------------------------------+---------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 1     ; 1    ;
; Unconstrained Input Ports       ; 35    ; 35   ;
; Unconstrained Input Port Paths  ; 752   ; 752  ;
; Unconstrained Output Ports      ; 114   ; 114  ;
; Unconstrained Output Port Paths ; 594   ; 594  ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
    Info: Processing started: Thu Aug 21 07:15:21 2014
Info: Command: quartus_sta atari800core -c atari800core
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 4 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 2 of the 2 physical processors detected instead.
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (332104): Reading SDC File: 'atari800core.sdc'
Info (332110): Deriving PLL clocks
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[0]} {pll|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 20 -multiply_by 23 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[1]} {pll|altpll_component|pll|clk[1]}
    Info (332110): create_generated_clock -source {pll|altpll_component|pll|inclk[0]} -divide_by 10 -multiply_by 23 -phase -54.00 -duty_cycle 50.00 -name {pll|altpll_component|pll|clk[2]} {pll|altpll_component|pll|clk[2]}
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -7.949
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -7.949      -853.260 pll|altpll_component|pll|clk[1] 
    Info (332119):     2.719         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.445
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.445         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 9.763
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     9.763         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 6.109
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     6.109         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.236
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.236         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.131         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Warning (332060): Node: i2sslave:audio_codec_data|CLK_FAKE was determined to be a clock but was found without an associated clock assignment.
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -1.943
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -1.943      -175.192 pll|altpll_component|pll|clk[1] 
    Info (332119):     6.501         0.000 pll|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     0.215         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case recovery slack is 13.652
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    13.652         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case removal slack is 3.047
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.047         0.000 pll|altpll_component|pll|clk[1] 
Info (332146): Worst-case minimum pulse width slack is 3.347
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     3.347         0.000 pll|altpll_component|pll|clk[0] 
    Info (332119):     6.568         0.000 pll|altpll_component|pll|clk[1] 
    Info (332119):    10.000         0.000 CLOCK_50 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 427 megabytes
    Info: Processing ended: Thu Aug 21 07:15:31 2014
    Info: Elapsed time: 00:00:10
    Info: Total CPU time (on all processors): 00:00:09


