ddr3 u0 ( .clkatari_clk (), // clkatari.clk .ddrext_mem_a (), // ddrext.mem_a .ddrext_mem_ba (), // .mem_ba .ddrext_mem_ck (), // .mem_ck .ddrext_mem_ck_n (), // .mem_ck_n .ddrext_mem_cke (), // .mem_cke .ddrext_mem_cs_n (), // .mem_cs_n .ddrext_mem_dm (), // .mem_dm .ddrext_mem_ras_n (), // .mem_ras_n .ddrext_mem_cas_n (), // .mem_cas_n .ddrext_mem_we_n (), // .mem_we_n .ddrext_mem_reset_n (), // .mem_reset_n .ddrext_mem_dq (), // .mem_dq .ddrext_mem_dqs (), // .mem_dqs .ddrext_mem_dqs_n (), // .mem_dqs_n .ddrext_mem_odt (), // .mem_odt .ddrint_waitrequest (), // ddrint.waitrequest .ddrint_readdata (), // .readdata .ddrint_readdatavalid (), // .readdatavalid .ddrint_burstcount (), // .burstcount .ddrint_writedata (), // .writedata .ddrint_address (), // .address .ddrint_write (), // .write .ddrint_read (), // .read .ddrint_byteenable (), // .byteenable .ddrint_debugaccess (), // .debugaccess .ddroct_rzqin (), // ddroct.rzqin .ddrpll_pll_mem_clk (), // ddrpll.pll_mem_clk .ddrpll_pll_write_clk (), // .pll_write_clk .ddrpll_pll_locked (), // .pll_locked .ddrpll_pll_write_clk_pre_phy_clk (), // .pll_write_clk_pre_phy_clk .ddrpll_pll_addr_cmd_clk (), // .pll_addr_cmd_clk .ddrpll_pll_avl_clk (), // .pll_avl_clk .ddrpll_pll_config_clk (), // .pll_config_clk .ddrpll_pll_mem_phy_clk (), // .pll_mem_phy_clk .ddrpll_afi_phy_clk (), // .afi_phy_clk .ddrpll_pll_avl_phy_clk (), // .pll_avl_phy_clk .ddrrefclk_clk (), // ddrrefclk.clk .ddrrefresh_local_refresh_req (), // ddrrefresh.local_refresh_req .ddrrefresh_local_refresh_chip (), // .local_refresh_chip .ddrrefresh_local_refresh_ack (), // .local_refresh_ack .ddrstatus_local_init_done (), // ddrstatus.local_init_done .ddrstatus_local_cal_success (), // .local_cal_success .ddrstatus_local_cal_fail (), // .local_cal_fail .reset_n_reset_n (), // reset_n.reset_n .softreset_n_reset_n (), // softreset_n.reset_n .refresh_clk_clk () // refresh_clk.clk );